哪位大神可以帮忙看看这段verilog 程序！十分感谢

本帖最后由 随便说说、不必 于 2015-9-1 16:47 编辑

always @(posedge clkr)
begin
current<=next;
  case(current)
    set0:   begin  rs<=0; dat<=8'h38; next<=set1; end  
    set1:   begin  rs<=0; dat<=8'h0C; next<=set2; end   
    set2:   begin  rs<=0; dat<=8'h6; next<=set3; end     
    set3:   begin  rs<=0; dat<=8'h1; next<=set4; end   
    set4:   begin  rs<=0; dat<=8'h80; next<=dat0; end  

    dat0:   begin  rs<=1; dat<="N"; next<=dat1; end
    dat1:   begin  rs<=1; dat<="W"; next<=dat2; end
    dat2:   begin  rs<=1; dat<="Y"; next<=dat3; end
    dat3:   begin  rs<=1; dat<=":"; next<=dat4; end
    dat4:   begin  rs<=1; dat<="8"; next<=dat5; end
    dat5:   begin  rs<=1; dat<="9"; next<=dat6; end
    dat6:   begin  rs<=1; dat<="0"; next<=dat7; end
    dat7:   begin  rs<=1; dat<="."; next<=dat8; end
    dat8:   begin  rs<=1; dat<="4"; next<=dat9; end
   
     nul:   begin rs<=0;  dat<=8'h00;                  
                  begin  
                       e<=0;next<=set0;cnt<=cnt+1;  
                  end  
                   else  
                     begin next<=nul; e<=1;
                    end   
              end
        
   default:   next<=set0;
    endcase
end
assign en=clkr|e;
assign rw=0;
endmodule