[问答]

Verilog问题

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问答对人有帮助，内容完整，我也想知道答案 0 原程序代码如下： module fsm(Clock,Reset,A,K2,K1,state);input Clock,Reset,A; output K2,K1; output[1:0]state; reg K2,K1; reg[1:0]state; parameter Idle=2'b00,Start=2'b01,Stop=2'b10,Clear=2'b11; always@(posedge Clock) if(!Reset) begin state<=Idle; K2<=0; K1<=0; end else case(state) Idle:if(A) begin state<=Start; K1<=0; end else begin state<=Idle;// K2<=0; K1<=0; end Start:if(!A) state<=Stop; else state<=Start; Stop:if(A) begin state<=Clear; K2<=1; end else begin state<=Stop; K2<=0; K1<=0; end Clear:if(!A) begin state<=Idle; K2<=0; K1<=1; end else begin state<=Clear;; K2<=0; K1<=1; end default:state<=2'bxx; endcase endmodule 请问程序中红色的代码怎么看的出来的，从状态转移图中感觉看不出来红色代码呀？ 0 已退回10积分
2015-8-20 09:53:33　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 1653344032.827400 相关推荐 • verilog编程 2899 • Verilog基础 1769 • verilog是什么？基本语法有哪些？ 1802 • Verilog HDL的历史及设计流程是什么 1011 • verilog在psoc中延迟 1542 • 学习verilog语言 2842 • 基于verilog hdl的数字系统应用该如何去设计？ 829 • verilog程序定点数的资料 2108 • 请问高手Verilog中引用VHDL原件? 1306 • 怎样在Verilog写的testbench测试VHDL模块?? 7358 1个回答