verilog的学习-从语言到上板

本帖最后由 seduce 于 2015-2-5 17:34 编辑

      断断续续，对verilog的学习也差不多有一年半了，于是想着写点什么，来纪念一下，索性，就给将要学习verilog的后来人留下点自己的心得体会，也不枉我学一次喽。
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     因为我的专业的缘故，我主要是偏重于端口和信号处理，其实，这也是FPGA的卖点，速度快，所以主要用于及时信号处理，从刚开始的一点一点学习语言，到现在的在板子上调试程序，不能说是一帆风顺的，也想过放弃，因为将来工作也不见得能用上，但我还是坚持了下来，因为爱（所以爱）。
     我用的学习板是spartan6，入门级的够了，好吧，牛逼的板子都太贵了，***一枚。
下面开始说手verilog学习过程。


     首先是语言学习喽，verilog和c语言很像，众所周知，入门容易，但是，不要小瞧语言的学习，一定要踏踏实实，因为，verilog语言的练习，实际上是为了培养你verilog编程的习惯，因为verilog的规范不想vhdl那么严，实际上好多编程技巧都是约定俗成的，所以，对于语言语法的学习，着重于踏实，多动手，慢慢来，不要急于求成，每一个点都要细细的研究，task，function都是很有用的，虚拟端口的设计，端口设计，状态机，测试程序的规范化，都是在一点一滴的练习中日臻完善的。verilog里有一个比较牛掰的应用ipcore，确实牛，不过对于初学者，不要太多的去想这个东西，因为IPcore都是根据具体应用来编写的，对于你前期练习编程阶段不需要去涉及到IPcore，当你用到的时候才去研究为时不晚，只是一个工具性的东西。
    语言你学明白了以后，那么一定要买个板子来试试喽，这样可以加深你对硬件的理解，让你所学有个实践的机会，不建议一上来就买特别贵的，当然有条件也是可以的。有了板子就要涉及到约束了，好吧，这一点有可能是好多学习verilog的人一上来就想学的，我也是这样，都知道这块难，我的建议是，学语言的时候不要去学时序约束，当你要下载到板子上的时候，在开始研究时序约束，要不然，前期会感觉打击自信心，当你语言学的产不多了的时候，你要调板子了，你发现，时序约束，soeasy·····，这个真不骗，首先，时钟约束，主要是最高时钟频率约束，为了板子布局布线满足时钟要求而设立的约束；组合逻辑约束，即端口到端口之间的组合逻辑时间长度约束；输入输出约束，实际上是数据和时钟之间由于路径的长度的不同而产生的到来时间的不同而进行的细微的调整，特殊情况的比较少，随着应用的变多，也许会用到，前期你知道这些就够了。

     最后我想说的是，学习verilog，一定要靠兴趣，坚持住，终会有所得~~~