这种状态机设计设计思路的出发点是什么？

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问答对人有帮助，内容完整，我也想知道答案 0 `书上说这是设计复杂状态机的方法，但是我分析一下，这种状态机设计的方法和一般用always和case设计的状态机的结果是不一样的，那么这种状态机有没有实际应用的价值，毕竟他和正常的状态机不一样，另外，是不是这个程序哪里不对呢？求大侠指点一二~ 程序： module fsm(inputclock,input reset,input a,output reg k2,output reg k1); reg [1:0] state, nextstate; parameter idle = 2'b00, start = 2'b01, stop = 2'b10, clear = 2'b11; always @(posedgeclock) begin if(!reset) state <= idle; else begin state <= nextstate; end end always @(stateor a) case (state) idle:if(a) nextstate=start; else nextstate=idle; start:if(a) nextstate = start; else nextstate = stop; stop:if(a) nextstate = clear; else nextstate = stop; clear: if(a) nextstate = clear; else nextstate = idle; defaultnextstate = 2'bxx; endcase always@(state,reset,a) if(!reset) k1=0; else if (state == clear && !a) k1=1; else k1 = 0; always@(state,reset,a) if(!reset) k2=0; else if (state == stop && a) k2 = 1; else k2 = 0; endmodule 测试： `timescale 1 ns/ 1 ns module test_fsm; reg a; reg clock,rst; wire k2,k1; initial begin a=0; rst = 1; clock = 0; #22 rst = 0; #133 rst = 1; end always #50 clock= ~clock; always @(posedge clock) begin #30 a ={$random}%2; #(3*50+12); end initial begin # 100000 $stop; end fsmm(clock,rst,a,k2,k1); endmodule 仿真结果如下： ` 0 已退回1积分
2015-1-17 17:42:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报 seduce 相关推荐 • 状态机设计问题 4505 • 明德扬视频分享--点拨FPGA课程---第十四章状态机设计 3676 • 如何通过减少寄存器间的逻辑延时来提高状态机的工作频率？ 2782 • 状态机是什么？什么是消息触发类型的状态机？ 1913 • 什么是状态机？状态机是如何编程的？ 2043 • 用ADXL345静止时有波动请问求位移能否实现 2544 • 常用的几种状态机 1259 • 状态机的要素是什么？应用的注意事项有哪些？ 1319 • 请教状态机程序设计的优化问题 1969 • 状态机问题 2036 1个回答