基于labview FPGA的USB2.0虚拟逻辑分析仪的设计与实现

系统触发模块设计
触发模块是整个系统的核心部分，主要包括采样时钟选择模块、触发电平设置和触发电路三个部分。

采样时钟选择模块
时钟选择模块用于选择采样频率。可供选择的时钟源包括：外部时钟(由有源晶振提供)、单片机PWM模块产生的PWM时钟、外部时钟输入(由额外的设备提供)、以第N路数字信号输入作为采样时钟。

触发电平设置
触发电平用来确定系统正确识别采样信号的高低电平。该模块由串行数模转换器TLC5615和高速比较器LT1721构成。采样开始前，单片机向DAC发送触发电平数据，转换后的电平信号(范围从0~+5V)送入高速比较器。

触发电路
触发电路的作用是判断采样信号是否满足触发条件，并分别产生触发动作。当采集的信号满足用户设置的触发条件时，系统记录触发位置并产生触发信号通知上位机读取、显示采样数据。本次设计的触发电路具有三种可选的触发模式：立即触发、顺序触发和并行触发。

立即触发
当上位机向FPGA发出立即触发触发字和开始采样指令后，FPGA开始采样并立即产生触发信号。采样电路将采集到的信号存入外部的SRAM中，直至采集到规定的点数后停止采样，向上位机发出采样结束信号，通知其读取采样数据。此方式下读回的触发点位置为0。

顺序触发
该方式设置了一个8位的序列触发，只有当被测通道的信号按依次满足触发字所设定的8位序列时，才产生触发信号。同时，为了操作的灵活性，还加入了屏蔽位。若对某一位的数据不敏感，可以将其对应的屏蔽位设置为0，在判断触发条件时不对该位进行检测。
使用顺序触发方式，可以对任意一个通道选择最多8位长度的序列进行触发。在进行触发设置时，除设置触发方式(选择顺序触发)和进行采样频率选择以外，还需要进行通道选择、触发字和屏蔽位设置。其Verilog HDL算法源程序如下：
if(((dbuf^{TrigWord[1],TrigWord[ 0]})&{enbit[1],enbit[0]}) == 8'h00)
begin
TrigFlag=2'b01; Trigpoint[6:0] <= MemABus_Wr[6:0];
end

其中：dbuf为所测采样通道的数据缓存;TrigWord[0]、TrigWord[1]为触发字;enbit[0]、enbit[1]为屏蔽字;Trigpoint为触发位置寄存器。

并行触发
该方式设置了一个八级深度的并行触发，将每次采样得到的4个通道的数据组合为一个十六进制数，对应于一个4位的触发字，当4个通道的数据在时间上依次满足8个4位的触发字时(并非要求连续)，产生触发信号。同样，可以使用屏蔽位对某一通道的数据进行屏蔽，即在进行并行触发检测时，不对该路通道进行检测。

使用并行触发方式，可以选择最多八级的并行触发。在进行触发设置时，除设置触发方式(选择并行触发)和进行频率选择以外，还需要进行触发字、屏蔽位和并行深度的设置。其Verilog HDL算法源程序如下：
if ((({dbuf4[0],dbuf3[0], dbuf2[0],dbuf1[0]}^ TrigWord [dcount] )&enbit[0] ) == 4'h0)
begin
if(dcount[2:0]==control[4:2])
begin
TrigFlag=2'b01; Trigpoint[6:0] <= MemABus_Wr[6:0];
dcount="3"'b000; end
dcount = dcount+3'b001;
end

其中，dbuf4、dbuf3、dbuf2、dbuf1分别为采样通道4、3、2、1的数据缓存;TrigWord[dcount]为触发字;dcount为触发深度计数器;control[4:2]为设定的触发深度;enbit[0]为屏敝字;Trigpoint为触发位置寄存器。


USB2.0接口设计
本设计选用符合USB2.0规范的CP2102芯片构建系统与PC的通信接口。

CP2102是USB-UART桥接芯片。该电路内置USB2.0全速功能控制器、USB收发器、晶体振荡器、EEPROM及异步串行数据总线，支持调制解调器全功能信号，无需任何外部的USB器件。其功能强大，采用MLP-28封装，尺寸仅为5mm×5mm，占用空间非常小，非常适合大数据量处理与传输电路系统的设计与应用。

实际应用中，系统只需使用CP2102基本的输入/输出数据线与复位信号线。其接口原理如图2所示。
系统启动时， 单片机RB1端口发送一低电平至CP2102复位端，芯片复位，然后保持复位端高电平，CP2102正常工作。