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大家好,之前没用CPLD,最近有个小任务,用Verilog HDL完成如下目标:当IN_1信号的上升或下降沿触发时,CPLD的IO1输出高电平; 当IN_2信号的上升或下降沿触发时,CPLD的IO1输出低电平; 简单点说,就是只要其中一路信号边沿触发,CPLD同一IO输出电平反转。 如图 |
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2个回答
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这个很简单啊,设置输入沿检测
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谢谢分享!谢谢分享!谢谢分享!谢谢分享!
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