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谢谢啦，aa没有输出
module cnt5(aa,clk); input clk; output[4:1] aa; reg[4:0] cqi; reg[4:1] aa; always @( posedge clk ) begin cqi <= cqi+1'b1; end always @(cqi) begin aa <=cqi[4:1]; end endmodule 
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module cnt5(aa,clk);
input clk; output[4:1] aa; reg[4:0] cqi; wire [4:1] aa; always @( posedge clk ) begin cqi <= cqi+1'b1; end assign aa = cqi[4:1]; endmodule 这样你试试。 时序和组合逻辑区别你多看看 |
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aa<=cqi...改成aa=cqi...看看
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沉贴了估计，看到还是回复下，我前几天遇到也是这个，，因为不可以在不同的always里对同一个寄存器修改，一楼的修改应该是正确是
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楼主定义寄存器reg[4:1] aa;写成这样，不太合乎规范吧，reg[3:0] aa;更好一些。
另外，你写成这样，仿真是不会出结果的，只会是一条红线，原因就是因为你没有给aa复位初始值，导致aa无法正常被赋值。看来楼主还是刚开始学习verilog吧。所有模块，如果要想仿真得到正确的结果，输出信号必须要有复位初始值，也即模块必须有复位信号，我将你的模块修改后贴上来，就能正常工作了。
另外附上我写的测试脚本：
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