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大家好，我是一个Verilog初学者，看了《FPGA入门教程》上面的模块复用与资源共享部分，想问下里面说的第一种RTL设计所占用的逻辑资源是140个LUTs是怎么看出来的（见插图）？谢谢啦~
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不是写着用synplify综合吗，综合后可以得到逻辑网表，就是硬件电路
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哦，好的。谢谢回复~就是综合后可以从编译器里面得到的，自己看是看不出来的是吧？ |
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2014-7-22 23:41:06
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