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library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity mux2 is generic (n:integer:=16); port (d0:in std_logic_vector(7 downto 0); d1: in integer range 0 to n-1; sel:in std_logic; yout: out std_logic_vector(7 downto 0)); end mux2; architecture if_march of mux2 is begin process(d0,d1,sel) begin if(sel='1') then yout<=conv_std_logic_vector(d1,8); else yout<=d0; end if; end process; end if_march; |
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2个回答
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看波形,仿真结果是对的啊。楼主再好好看看
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来学习 一下 顶一个
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