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module counter60(qout,cout,data,load,reset,clk);
input load,clk,reset; input[7:0] data; output reg[7:0] qout;output cout; always @(posedge clk) begin if(reset) qout<=0; else if(load) qout<=data; else begin if(qout[3:0]==9) begin qout[3:0]<=0; if(qout[7:4]==5) qout[7:4]<=0; else qout[7:4]<=qout[7:4]+1; end else qout[3:0]<=qout[3:0]+1; end end assign cout=(qout==8'd59)?1:0; endmodule 
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4 个讨论
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少了一个进位信号cin，正确的程序应该是：
module count60BCD(cin,reset,load,data,qout,cout); input cin,reset,load; input [7:0] data; output [7:0] qout; output [7:0] cout; reg [7:0] qout; wire [7:0] cout; always @ (posedge clk) begin if(!reset) qout<=0; else if (load) qout<=data; else if (cin) begin if(qout[3:0]==9) qout[3:0]<=0; if(qout[7:4]==5) qout[7:4]<=0; else qout[7:4]<=qout[7:4]+1; end else qout[3:0]<=qout[3:0]+1; end end assign cout=((qout==8'h59)&cin)?1:0; endmodule |
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yjpxyjw 发表于 2014-5-22 16:10 为啥我仿真结果不对呢？ |
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只有小组成员才能发言，加入小组>>
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