静电放电ESD失效

　　1 失效模式电子元器件由静电放电引发的失效可分为突发性失效和潜在性失效两种模式。突发性失效是指元器件受到静电放电损伤后，突然完全丧失其规定的功能，主要表现为开路、短路或参数严重漂移，具体模式如：双极型器件的射一基间短路，场效应器件的栅一源间或栅一漏间短路或开路，集成电路的金属化互连或键合引线的熔断，多晶硅电阻开路， MOS电容介质击穿短路等。潜在性失效是指静电放电能量较低，仅在元器件内部造成轻微损伤，放电后器件电参数仍然合格或略有变化，但器件的抗过电应力能力已经明显削弱，或者使用寿命已明显缩短，再受到工作应力或经过一段时间工作后将进一步退化，直至造成彻底失效。


　　在使用环境中出现的静电放电失效大多数为潜在失效。据统计，在由静电放电造成的使用失效中，潜在性失效约占90％，而突发性失效仅占10％。而且，潜在性失效比突发性失效具有更大的危险性，这一方面是因为潜在失效难以检测、而器件在制造和装配过程中受到的潜在静电损伤会影响它装入整机后的使用寿命；另一方面，静电损伤具有积累性，即使一次静电放电未能使器件失效，多次静电损伤累积起来最终必然使之完全失效。


　　2 失效机理静电放电失效机理可分为过电压场致失效和过电流热致失效。过电压场致失效多发生于MOS器件，包括含有MOS电容或钽电容的双极型电路和混合电路；过电流热致失效则多发生于双极器件，包括输入用pn结二极管保护的MOS电路、肖持基二极管以及含有双极器件的混合电路。实际元器件发生哪种失效，取决于静电放电回路的绝缘程度。如果放电回路阻抗较低，绝缘性差，元器件往往会因放电期间产生强电流脉冲导致高温损伤，这属于过电流损伤。如果放电回路阻抗较高，绝缘性好，则元器件会因接受了高电荷而产生高电压，导致强电场损伤，这属于过电压损伤。


　　(1) 过电压场致失效过电压场致失效是指高阻抗的静电放电回路中，绝缘介质两端的电极因接受了高静电放电电荷而呈现高电压，有可能使电极之间的电场超过其介质临界击穿电场，使电极之间的介质发生击穿失效。高静电电荷和高电压的来源既可以是静电源直接接触放电、也可以是由于场感应而产生的。影响过压失效的主要因素是累积的静电电荷量和高电压。


　　对于MOS器件(包括MOS电容)和固体钽电容，电极间介质的电场超过其击穿临界电场(对于SiO2，临界场强为(7-10)×106V／cm)时，介质层就会发生击穿而使MOS器件的栅一源或栅一漏之间或电容的电极之间短路。计算表明，当人体电容为100pF、放电电阻为200Ω时，作为静电放电源的人体的静电势，只要有1100V就可使62.5nm厚度的氧化层被破坏。氧化层越薄或者氧化层电场越强，则越容易出现这种失效，所以具有强氧化层电场的VMOS功率器件以及具有更薄的栅氧化层的VLSl MOS电路（栅氧厚度已达几个nm），比常规M0S器件更容易受到过电压损伤。无论是MOS器件或电容，当介质层有针孔或缺陷时，击穿将首先在针孔或缺陷处发生。而对MOS器件来说，栅介质击穿常常发生在栅一漏或栅一漏交接处，因该处不仅电场集中，而且作为薄厚氧化层交接的台阶所在，应力也集中，故介质击穿强度较低。


　　如果静电放电能量不足以造成器件的永久性损坏，即击穿后器件性能有可能恢复，但已引入潜在缺陷，继续使用会经常出现低电压击穿和漏电增加，不久即会出现致命失效。对于CMOS硅栅器件，静电放电造成的潜在损伤会使n沟道器件出现栅一源管道漏电，使p沟道器件栅一源间呈现二极管特性，对电路的正常工作造成不良影响，如图1.8所示。


　　图1.8 CMOS硅栅器件的栅一源管道漏电对于双极型器件，过电压场致损伤没有MOS器件那样显著，静电放电常常在pn结扩散窗口边缘处的表面附近形成电场，形成局部损伤使pn结反向电流增大。


　　在集成电路中，如果键合引线与芯片的电源线之间距离太近，或者相邻铝条之间的距离很近，则当静电导致它们之间的电压超过空气击穿电压时，就有可能发生气体电弧放电，形成电火花，导致铝条或金属引线的熔化、结球或流动。在具有高密度和细间距金属化互连的超大规模集成电路、具有梳状电极的超高频晶体管以及具有小间距薄层电极的声表面波器件中，容易发生这种失效。


　　（2）过电流热致失效过电流热致失效是由于较低阻抗的放电回路中，由于静电放电电流过大使局部区域温升超过材料的熔点，导致材料发生局部熔融使元器件失效。影响过流失效的主要因素是功率密度。


　　静电放电形成的是短时大电流，放电脉冲的时间常数远小于器件散热的时间常数。因此，当静电放电电流通过面积很小的pn结或肖特基结时，将产生很大的瞬间功率密度，形成局部过热，有可能使局部结温达到甚至超过材料的本征温度(如硅的熔点1415℃)，使结区局部或多处熔化导致pn结短路，器件彻底失效。这种失效的发生与否，主要取决于器件内部区域的功率密度，功率密度越小，说明器件越不易受到损伤。而器件内部的功率密度大小除与器件自身的材料有关外，还与静电放电的电流幅度、脉冲宽度和作用的面积密切相关。在总能量（总静电电荷）不变的情况下，使pn结熔化所需的功率密度可由下式表示:


　　(1.4)式中，P为功率，A为结面积，κ、ρ和Cp分别为半导体的热导率、密度和比热，Tm和ti分别为破坏温度和初始温度(一般为室温)，t为施加功率的持续时间即放电脉冲的宽度。对于硅而言，ρ＝2.33g／cmJ，Cp＝0.755J／8·K，κ＝0．306W／cm：．K，Tm＝1688K。由实际测量得到的和由式(1.4)画出的硅器件功率密度与脉冲宽度的曲线如图1.9所示。


　　回路中静电放电的时间是由回路中的电阻和电容决定的,有τ=RC。因此，增加放电回路的串联电阻和电容是减小ESD损伤的有效途径。如硅功率器件，由于输入端有大电容组成的阻抗匹配网络，其抗ESD水平就比较强。


　　放电回路高阻区（如pn结）的横截面积为A，增加放电回路高阻区的横截面积也是减小ESD损伤的重要途径。


　　图1.9 导致硅器件静电放电热破坏的功率密度与脉冲宽度关系曲线―――与－．－均为理论拟合曲线，后者的结面积是前者的十分之一反偏pn结比正偏pn结更容易发生热致失效，在反偏条件下使结损坏所需要的能量只有正偏条件下的十分之一左右。这是因为反偏时，大部分功率消耗在结区中心，而正偏时，则多消耗在结区外的体电阻上。对于双极器件，通常发射结的面积比其它结的面积都小，而且结面也比其它结更靠近表面，所以常常观察到的是发射结的退化。此外，击穿电压高于100V或漏电流小于1nA的pn结(如JFET的栅结)，比类似尺寸的常规pn结对静电放电更加敏感。


　　对于静电放电热致失效，环境温度越高，发生失效所需的静电能量越低，越容易发生此类失效。表1.8给出了不同工艺制造的MOS电路在25℃和l25℃下的静电放电失效电压值。


　　表1.8 不同温度下M0S器件静电放电失效电压值除了对pn结造成热破坏之外，静电放电的大电流脉冲功率还可能造成其它破坏。它有可能使金属互连线或键合线熔化而开路，这常常出现在金属条截面积小的地方，如铝条横跨氧化层台阶处，因这种地方电流密度大而且结构薄弱，容易形成过热点。对于浅pn结和肖特基结，静电放电形成的焦耳热可导致区域温度超过铝一硅共熔点温度，使金属化渗入硅内部，穿透pn结使器件失效。在集成电路中，静电形成的脉冲电流还有可能使寄生的器件导通，产生各种不希望的效应，如CMOS电路的闩锁效应和功率晶体管的二次击穿效应等。


　　需要强调的是，无论是过压失效还是过流失效，都必须考虑时间效应。静电脉冲虽然电压很高，但相对其它EOS应力而言其能量较低，放电脉冲时间很短。这也是器件的ESD失效阈值电压远高于其额定工作电压的原因。