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reg rst_nr2;
wire locked; （1）wire sysrst_nr0= rst_nr2 & locked; （2）assign sysrst_nr0= rst_nr2 & locked; 上面 两个赋值 一样吗，有区别吗 
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11 个讨论
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reg 与 寄存器
实际上应该反过来讲： － 如果要综合寄存器，需要同时满足俩个条件： 1。定义为reg, 2. 在always @posedge(negedge) block中赋值 － 如果要综合组合逻辑，可以（任意） a. 定义为wire, 用assign赋值 b. 定义为reg, 只在always @(a b c d) block中赋值 在verilog语言中的reg 类型只是语法意义上。reg类型的变量不能通过assign赋值,而wire类型的变量不能在always block中赋值。参加运算的变量（赋值号的右边）没有类型检查的限制。 |
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你好，谢谢你的回复。 你的解释我明白，但是对于 这两个赋值 语句，我有下面的理解： 用assign 赋值时 sysrst_nr0 需要先定义为 wire 型； 而 用 wire 赋值 时 可以不用先定义为 wire 型 ， 也就是 这一句 wire sysrst_nr0= rst_nr2 & locked; 既完成了 定义 类型，又完成了赋值。 这样理解正确吗 |
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april1314 发表于 2015-9-5 21:29 恩，谢谢回复 |
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