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[经验]

vhdl与verilog语法比较

2013-5-30 15:12:47

4861

1

VHDL与verilog 的比较
1  vhdl  语法要求严格如赋值的数据类型必须一致，左边为整数，右边必须也为整数，左边为矢量右边必须也为矢量
左右的数据的位宽必须也一致，  例如：

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;

entity vhdl_verilog is
port(
   clk:in std_logic;
   pwm_in:in std_logic_vector(7 downto 0);
   pwm_out:out std_logic
);
end vhdl_verilog;

architecture pwm of vhdl_verilog is
signal acc: std_logic_vector(8 downto 0);
begin
process(clk,pwm_in)
begin
  if rising_edge(clk) then
acc<=acc(7 downto 0) + pwm_in ;
end if;
end process;
pwm_out<=acc(8);
end pwm;

此程序报错原因是左右的位宽不一致，
修改如下：
acc<=("0"& acc(7 downto 0)) + ("0" & pwm_in）；
注意： 0 上的  双引号不能丢，

而此功能用 verilog实现  很简短
如下
module vhdl_verilog (clk,pwm_in,pwm_out);
input:clk;
  output pwm_out;
  input[7:0] pwm_in;

reg [8:0] acc;

always@(posedge clk)begin
acc<=acc[7:0]+pwm_in;
end;
assign pwm_out=acc[8];
endmodule
RTL图如下

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1 条评论

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神之小风 2013-5-30 18:49:08

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