完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
下面的算法怎么用verilog实现啊,主要用什么语句啊,初学FPGA 不知道该如何下手。
我想应该用 if 语句 但是中间的那个加法 G1>Gn+Gup 怎么用verilog实现呢?其中数据格式都是32位,请大侠们帮帮忙,谢谢啦 下面是matlab代码 %noise estimate function G_n=noise_est(gain,G_n) global Cup Cdown if gain>G_n+Cup G_n=G_n+Cup; else if gain else G_n=gain; end if G_n<10 G_n=10; elseif G_n>20 G_n=20; end
|
|
相关推荐
1个回答
|
|
回帖奖励 +1 分积分
本帖最后由 youzizhile 于 2014-4-16 21:40 编辑
verilog语言和c很相像,只是c是纯软件的,而verilog语言还要考虑寄存器等实际硬件。只要学习下很简单的,重在多多练习,多多使用。可以参考下附件中的 《Verilog HDL程序设计与实践》 http://yunpan.cn/QNFXb9bHWz2wa 访问密码 90c4 |
|
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。
1533 浏览 1 评论
1313 浏览 0 评论
矩阵4x4个按键,如何把识别结果按编号01-16(十进制)显示在两个七段数码管上?
1523 浏览 0 评论
925 浏览 0 评论
2317 浏览 0 评论
1463 浏览 35 评论
5674 浏览 113 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-25 21:14 , Processed in 0.359661 second(s), Total 41, Slave 32 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号