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下面的算法怎么用verilog实现啊,主要用什么语句啊,初学FPGA 不知道该如何下手。
我想应该用 if 语句 但是中间的那个加法 G1>Gn+Gup 怎么用verilog实现呢?其中数据格式都是32位,请大侠们帮帮忙,谢谢啦 下面是matlab代码 %noise estimate function G_n=noise_est(gain,G_n) global Cup Cdown if gain>G_n+Cup G_n=G_n+Cup; else if gain else G_n=gain; end if G_n<10 G_n=10; elseif G_n>20 G_n=20; end
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1个回答
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回帖奖励 +1 分积分
本帖最后由 youzizhile 于 2014-4-16 21:40 编辑
verilog语言和c很相像,只是c是纯软件的,而verilog语言还要考虑寄存器等实际硬件。只要学习下很简单的,重在多多练习,多多使用。可以参考下附件中的 《Verilog HDL程序设计与实践》 http://yunpan.cn/QNFXb9bHWz2wa 访问密码 90c4 |
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