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语句是:
input wire[11:0] addr,//接入的是dsp_ea[14:3] output reg[16:0] q, reg[7:0] headers[0:256*8-1], //'define TEST 'ifdef TEST .... 'else always@(posedge clk)begin if(rden)begin q[7:0]<=headers[addr[11:0]]; q[15:8]<=headers[addr[11:0]+1]; end end 'endif 编译时没有语法错误,但是会显示逻辑单元不够用而出错,会占用9万多个逻辑单元。但是注释掉q[7:0]<=headers[addr[11:0]]; 和q[15:8]<=headers[addr[11:0]+1];这两条语句则只用9千多个逻辑单元。最开始q是8位的reg型,后来逻辑有改动,将q设为16位的reg或者wire都出现这个问题。 FPGA芯片是EP3C55F484I7,用的是QUARTUSII 11.1。 |
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