[问答]

一个vhdl程序的问题求解

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问答对人有帮助，内容完整，我也想知道答案 0 程序是一个模块，单独拿出来做了一下仿真，想让sz、rst均为1时将en置1，但是仿真的结果是en始终为1，麻烦高手看看程序到底是哪部分有问题啊，多谢了！！！ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity szmm is port ( rst,sz :in std_logic; d :in std_logic_vector(3 downto 0); en :buffer std_logic:='0'; so :out std_logic_vector(3 downto 0)); end szmm; architecture arch of szmm is signal ram:std_logic_vector(3 downto 0); begin process(sz,d,rst) begin if rst='1' then if sz='1' then ram<=d; en<='1'; end if; end if; end process; so<=ram; end arch; 0 未命名.jpg (23.24 KB, 下载次数: 9)
2013-1-22 17:09:52　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报南方的狼相关推荐 • 求一个Altera FPGA实现UART的VHDL程序 3191 • 用CASE　ＷＨＥＮ　语句编写四选一的VHDL程序 4466 • 用选择赋值语句编写四选一的VHDL程序 2957 • 请问一下梯形图的VHDL设计方法怎么进行CPLD的开发设计？ 1020 • 用IF语句编写四选一的VHDL程序 2778 • 求FPGA控制SDRAM的VHDL程序 3964 • 急求大神教我看懂一篇论文里的VHDL程序，万分感激...... 3240 • 哪位大神给个基于FPGA的IR接收器VHDL语言的程序 1744 • FPGA利用vhdl编写bayer2rgb程序 3566 • VHDL语言编写三角波程序 2549 2个回答