DDS的VERILOG原代码

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DDS的VERILOG原代码

杨磊 · 2012-8-11 09:37:03

`timescale 1ns/1ps
module mydds(
DATA, //频率控制字
WE_F,  //频率控制字写使能
CLKP, //时钟
CE,    //DDS使能
ACLR,  //复位
SINE, //正炫信号输出
COSINE  //余炫信号输出
);
input [31 : 0] DATA;
input WE_F;
input CLKP;
input CE;
input ACLR;
output [15 : 0] SINE;
output [15 : 0] COSINE;

parameter DATA_DEF=32'H51EB851;

//ADD_A
reg [31:0] ADD_A;
reg [31:0] ADD_B;
wire [31:0] DATA;
always @(posedge CLKP or posedge ACLR)
   if(ACLR)
      ADD_A<=DATA_DEF;
   else if(WE_F)
      ADD_A<=DATA;

//ADD_B
always @(posedge CLKP or posedge ACLR) //OLD CLKN
   if(ACLR)
   ADD_B<=0;
else if(CE)
   ADD_B<=ADD_B+ADD_A;
//COS
wire [10:0] ROM_A;
assign ROM_A=ADD_B[31:21];
wire [15:0] COS_D;
rom_cos cos(             //余炫信号ROM
   .addr(ROM_A),
  .clk(CLKP),
   .dout(COS_D),
  .en(CE)) ;

reg [15:0] COS_DR;
always @(posedge CLKP or posedge ACLR)  //OLD CLKN
   if(ACLR)
   COS_DR<=0;
   else if(CE)
   COS_DR<=COS_D;
assign COSINE=COS_DR;

//SINE
wire [15:0] SIN_D;
rom_sin sin(                      //正炫信号ROM
   .addr(ROM_A),
   .clk(CLKP),
   .dout(SIN_D),
  .en(CE)) ;

reg [15:0] SIN_DR ;
always @(posedge CLKP or posedge ACLR)  ////OLD CLKN
   if(ACLR)
   SIN_DR<=0;
   else if(CE)
   SIN_DR<=SIN_D;
assign SINE=SIN_DR;

endmodule

许宽 · 2012-10-30 21:36:00

{:14:}{:14:}{:14:}{:14:}{:14:}{:14:}{:14:}{:14:}

ndt2000 · 2012-11-22 11:45:08

sin和cos只有例化吗？还是全的

陈植锋 · 2012-11-24 16:32:11

{:2:}

李罡 · 2012-11-25 14:53:26

先谢过了。。。

changhaibei · 2013-3-3 23:13:27

很好的资料

2013-3-4 20:19:16

先谢过，但是sin，cos，是？

林洪微 · 2013-5-26 15:35:40

谢谢楼主分分享

if_cccc · 2013-5-29 17:39:37

kankankankanaknaknaknakna

caoyuanlang · 2013-7-30 23:03:48

感谢楼主的无私分享

郭壮举 · 2013-7-31 09:14:27

看下。。。。。。。

aaaaaaa · 2013-8-21 16:36:08

我不开窍6287 · 2013-10-11 15:05:23

怎样产生LFM信号呢？

h1654155798.1601 · 2013-10-11 19:09:09

看看，O(∩_∩)O谢谢啦。

2013-10-31 16:45:55

楼主大无私谢谢

邹耀华 · 2013-11-15 17:46:47

ddddddddddddddddddddd

段洁汝 · 2013-12-7 11:20:30

{:11:}{:11:}{:11:}{:11:}{:11:}{:11:}{:11:}{:11:}

董平 · 2014-4-16 21:16:36

谢谢楼主分分享

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