[下载]PCB设计FAQ集锦

PCB设计的好坏直接决定了产品开发的质量和周期，它已成为产品设计链中的一个关键环节。在社会化分工越来越细的今天，PCB设计已逐渐成为一门独立的学科。随着高速设计时代的来临，PCB设计已经从以前简单的摆器件、拉线发展到一门以电工学为基础，综合电子、热、机械、化工等多学科的专业了。
本栏目近期将就PCB设计人员关注的问题结合专家的精辟解答予以讨论，并从理论和实际经验双重角度深度剖析与PCB相关的各种问题的实质及处理方法。本文为连载式系列的第一部分，敬请关注。

Q1：pcb设计中需要注意哪些问题？
A1：PCB设计时所要注意的问题随着应用产品的不同而不同。就象数字电路与仿真电路要注意的地方不尽相同那样。以下仅概略的几个要注意的原则。
1、PCB层叠的决定；包括电源层、地层、走线层的安排，各走线层的走线方向等。这些都会影响信号品质，甚至电磁辐射问题。

2、电源和地相关的走线与过孔(via)要尽量宽，尽量大。

3、不同特性电路的区域配置。良好的区域配置对走线的难易，甚至信号质量都有相当大的关系。

4、要配合生产工厂的制造工艺来设定DRC (Design Rule Check)及与测试相关的设计(如测试点)。

其它与电气相关所要注意的问题就与电路特性有绝对的关系，例如，即便都是数字电路，是否注意走线的特性阻抗就要视该电路的速度与走线长短而定。

Q2：在高速PCB设计时我们使用的软件都只不过是对设置好的EMC、EMI规则进行检查，而设计者应该从那些方面去考虑EMC、EMI的规则呢怎样设置规则呢？我使用的是CADENCE公司的软件。
A2：一般EMI/EMC设计时需要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz)。所以不能只注意高频而忽略低频的部分。
一个好的EMI/EMC设计必须一开始布局时就要考虑到器件的位置, PCB迭层的安排, 重要联机的走法, 器件的选择等, 如果这些没有事前有较佳的安排, 事后解决则会事倍功半, 增加成本。例如时钟产生器的位置尽量不要靠近对外的连接器, 高速信号尽量走内层并注意特性阻抗匹配与参考层的连续以减少反射, 器件所推的信号之斜率(slew rate)尽量小以减低高频成分, 选择去耦合(decoupling/bypass)电容时注意其频率响应是否符合需求以降低电源层噪声。另外, 注意高频信号电流之回流路径使其回路面积尽量小(也就是回路阻抗loop impedance尽量小)以减少辐射。还可以用分割地层的方式以控制高频噪声的范围。最后, 适当的选择PCB与外壳的接地点(chassis ground)。
Q3：线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？
A3：PCB板上会因EMC而增加的成本通常是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，通常还是需搭配其它机构上的屏蔽结构才能使整个系统通过EMC的要求。以下仅就PCB板的设计技巧提供几个降低电路产生的电磁辐射效应。
1、尽可能选用信号斜率(slew rate)较慢的器件，以降低信号所产生的高频成分。

2、注意高频器件摆放的位置，不要太靠近对外的连接器。

3、注意高速信号的阻抗匹配，走线层及其回流电流路径(return current path)， 以减少高频的反射与辐射。

4、在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特别注意电容的频率响应与温度的特性是否符合设计所需。

5、对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。

6、可适当运用ground guard/shunt traces在一些特别高速的信号旁。但要注意guard/shunt traces对走线特性阻抗的影响。

7、电源层比地层内缩20H，H为电源层与地层之间的距离。
Q4：在高速PCB设计时为了防止反射就要考虑阻抗匹配，但由于PCB的加工工艺限制了阻抗的连续性而仿真又仿不到，在原理图的设计时怎样来考虑这个问题？另外关于IBIS模型，不知在那里能提供比较准确的IBIS模型库。我们从网上下载的库大多数都不太准确，很影响仿真的参考性。
A4：在设计高速PCB电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方式有绝对的关系， 例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的距离，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才能确定阻抗值。一般仿真软件会因线路模型或所使用的数学算法的限制而无法考虑到一些阻抗不连续的布线情况，这时候在原理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本解决问题的方法还是布线时尽量注意避免阻抗不连续的发生。
IBIS模型的准确性直接影响到仿真的结果。基本上IBIS可看成是实际芯片I/O buffer等效电路的电气特性资料，一般可由SPICE模型转换而得 (亦可采用测量， 但限制较多)，而SPICE的资料与芯片制造有绝对的关系，所以同样一个器件不同芯片厂商提供，其SPICE的资料是不同的，进而转换后的IBIS模型内之资料也会随之而异。也就是说，如果用了A厂商的器件，只有他们有能力提供他们器件准确模型资料，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。如果厂商所提供的IBIS不准确， 只能不断要求该厂商改进才是根本解决之道。
Q5：通常protel比较流行，市面上的书也多。请介绍一下Protel,PowerPCB,orCAD等软件的优劣和适用场合。
A5：我没有太多使用这些软件的经验, 以下仅提供几个比较的方向：
1、使用者的接口是否容易操作；

2、推挤线的能力(此项关系到绕线引擎的强弱)；

3、铺铜箔编辑铜箔的难易；

4、走线规则设定是否符合设计要求；

5、机构图接口的种类；

6、零件库的创建、管理、调用等是否容易；

7、检验设计错误的能力是否完善；

Q6：请教关于仿真的问题。关于RF电路的PCB仿真，特别是涉及到EMC方面的仿真，我们正在寻求合适的工具。
A6：提供两个厂商给你参考：

1、APSim (www.apsimtech.com)

2、Ansoft (www.ansoft.com)

Q7：我觉得信号线特性阻抗的微带线和带状线模型都是要参考地平面的，现在我想问一下，如果信号线下面的铜皮都被掏空，没有参考的地
平面，该如何计算顶层的信号线的特性阻抗？另外，我看一些资料写在消除信号线上噪声方面，电源平面也可以和地平面起相同的作用，是吗
？

A7：没有参考平面时电场与磁场的互动关系与有参考平面时不同，而这互动关系会影响到特性阻抗的值。现在绝大部分特性阻抗的计算公式都
是假设有参考平面的， 我还没看到这种无参考平面的特性阻抗公式。但是，可以用TDR (time Domain Reflectometer)对实际的板子做量测来
得到无参考平面的特性阻抗。
信号线上的噪声产生的原因是别的线上的信号所产生的电场和磁场的能量经由mutual inductance及mutual capacitance而传到被感染的信号线
上。电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应(shielding effect)。
Q8：当一块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在一点相连。这样，一块PCB板上的地将被分割成多块，而且如何相互连接也大成问题。但有人采用另外一种办法，即在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上，这样做有何道理，请专家指教。

A8：将数/模地分开的原因是因为数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟信号的速度及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而模拟区域的电路又非常接近，则即使数模信号不交叉， 模拟的信号依然会被地噪声干扰。也就是说数模地不分割的方式只能在模拟电路区域距产生大噪声的数字电路区域较远时使用。另外，数模信号走线不能交叉的要求是因为速度稍快的数字信号其返回电流路径(return current path)会尽量沿着走线的下方附近的地流回数字信号的源头，若数模信号走线交叉，则返回电流所产生的噪声便会出现在模拟电路区域内。
Q9：请问就你个人观点而言：针对模拟电路(微波、高频、低频)、数字电路(微波、高频、低频)、模拟和数字混合电路(微波、高频、低频)，目前PCB设计哪一种EDA工具有较好的性能价格比(含仿真)？可否分别说明。
A9：
限于本人对应用的了解，无法深入地比较EDA工具的性能价格比，选择软件要按照所应用范畴来讲，我主张的原则是够用就好。
常规的电路设计，INNOVEDA 的 pads 就非常不错，且有配合用的仿真软件，而这类设计往往占据了70%的应用场合。在做高速电路设计，模拟和数字混合电路，采用Cadence的解决方案应该属于性能价格比较好的软件，当然Mentor的性能还是非常不错的，特别是它的设计流程管理方面应该是最为优秀的。以上观点纯属个人观点！

Q10：
当一个系统中既存在有RF小信号，又有高速时钟信号时，通常我们采用数/模分开布局，通过物理隔离、滤波等方式减少电磁干扰，但是这样对于小型化、高集成以及减小结构加工成本来说当然不利，而且效果仍然不一定满意，因为不管是数字接地还是模拟接地点，最后都会接到机壳地上去，从而使得干扰通过接地耦合到前端，这是我们非常头痛的问题，想请教专家这方面的措施。
A10：既有RF小信号，又有高速时钟信号的情况较为复杂，干扰的原因需要做仔细的分析，并相应的尝试用不同的方法来解决。要按照具体的应用来看，可以尝试一下以下的方法。
0：存在RF小信号，高速时钟信号时，首先是要将电源的供应分开，不宜采用开关电源，可以选用线性电源。

1：选择RF小信号，高速时钟信号其中的一种信号，连接采用屏蔽电缆的方式，应该可以。

2：将数字的接地点与电源的地相连(要求电源的隔离度较好),模拟接地点接到机壳地上。

3：尝试采用滤波的方式去除干扰。

Q11：线路板设计如果考虑EMC，必定提高不少成本。请问如何尽可能的答道EMC要求，又不致带太大的成本压力？
A11：
在实际应用中仅仅依靠印制板设计是无法从根本上解决问题的，但是我们可以通过印制板来改善它：
合理的器件布局，主要是感性的器件的放置，尽可能的短的布线连接，同时合理的接地分配，在可能的情况下将板上所有器件的 Chassis ground 用专门的一层连接在一起，设计专门的并与设备的外壳紧密相连的结合点。在选择器件时，应就低不就高，用慢不用快的原则。
Q12：我希望PCB方面：

1.做PCB的自动布线。

2.(1)+热分析

3.(1)+时序分析

4.(1)+阻抗分析

5.(1)+(2)+(3)

6.(1)+(3)+(4)

7.(1)+(2)+(3)+(4)

我应当如何选择，才能得到最好的性价比。我希望PLD方面： VHDL编程--》仿真--》综合--》下载等步骤，我是分别用独立的工具好？还是用PLD芯片厂家提供的集成环境好？
A12：目前的pcb设计软件中，热分析都不是强项，所以并不建议选用，其它的功能1.3.4可以选择PADS或Cadence性能价格比都不错。
PLD的设计的初学者可以采用PLD芯片厂家提供的集成环境，在做到百万门以上的设计时可以选用单点工具。
Q13：如何估算特性阻抗。
A13：(1)能否提供一些经验数据、公式和方法来估算布线的阻抗。(2)当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。(3)差分信号线中间可否加地线。
1.以下提供两个常被参考的特性阻抗公式：

a.微带线(microstrip)

Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能应用。
b.带状线(stripline)

Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应用。
最好还是用仿真软件来计算比较准确。
2.选择端接(termination)的方法有几项因素要考虑：

a.信号源(source driver)的架构和强度。

b.功率消耗(power consumption)的大小。

c.对时间延迟的影响，这是最重要考虑的一点。

所以，很难说哪一种端接方式是比较好的。

3.差分信号中间一般是不能加地线。因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会破坏耦合效应Q14：如何选择PCB板材？如何避免高速数据传输对周围模拟小信号的高频干扰，有没有一些设计的基本思路?
A14：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
Q15：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速(>100MHz)高密度PCB设计中的技巧？
A15：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。

2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。

3.选择适当的端接方式。

4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。

在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。
Q16：对于lvds低压差分信号，原则上是布线等长、平行，但实际上较难实现，是否能提供一些经验？
A16：差分信号布线时要求等长且平行的原因有下列几点：
差分信号布线时要求等长且平行的原因有下列几点：
1.平行的目的是要确保差分阻抗的完整性。平行间距不同的地方就等于是差分阻抗不连续。

2.等长的目的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。

3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。

Q17：请问，模拟电源处的滤波经常是用LC电路。但是，我发现有时LC比RC滤波效果差，请问这是为什么，滤波时选用电感，电容值的方法是什么？
A17：LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。 电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。 电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。 另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
Q18：众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。
A18：在EDA软件的专门术语中，有很多不是有相同定义的。以下就字面上可能的意义来解释。
Mechnical：一般多指板型机械加工尺寸标注层。

Keepoutlayer：定义不能走线、打穿孔(via)或摆零件的区域。这几个限制可以独立分开定义。

Topoverlay：无法从字面得知其意义。多提供些讯息来进一步讨论。

Bottomoverlay：无法从字面得知其意义。可多提供些讯息来进一步讨论。

Toppaste：顶层需要露出铜皮上锡膏的部分。

Bottompaste：底层需要露出铜皮上锡膏的部分。

Topsolder：应指顶层阻焊层，避免在制造过程中或将来维修时可能不小心的短路 Bottomsolder：应指底层阻焊层。

Drillguide：可能是不同孔径大小，对应的符号，个数的一个表。

Drilldrawing：指孔位图，各个不同的孔径会有一个对应的符号。

Multilayer：应该没有单独这一层，能指多层板，针对单面板和双面板而言。Q19：如何选择PCB板材?如何避免高速数据传输对周围模拟小信号的高频干扰,有没有一些设计的基本思路?
A19：选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectric loss会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。

避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。
Q20：在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量？
A20：一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。
Q21：在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线)要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围(既信号线的时滞差)是由什么因素决定的，怎样计算？

A21：
要求走线特性阻抗匹配的主要原因是要避免高速传输线效应(transmission line effect)所引起的反射(reflection)影响到信号完整性(signal integrity)和延迟时间(flight time)。也就是说如果不匹配，则信号会被反射影响其质量。
所有走线的长度范围都是根据时序(timing)的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，分配一部份给走线长度的允许误差。 至于， 上述两种模式时序的计算， 限于时间与篇幅不方便在此详述， 请到下列网址http://developer.intel.com/design/Pentium4/guides 下载"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章节内有详述。
Q22：上回您说电源平面和地平面基本上都是金属平面，所以对电场磁场都有屏蔽效应，那我可以把电源平面上面的信号线使用微带线模型计算特性阻抗吗?电源和地平面之间的信号可以使用带状线模型计算吗？
A22：是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。 例如四层板：顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 Q23：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？

A23：一般在空白区域的敷铜绝大部分情况是接地。 只是在高速信号线旁敷铜时要注意敷铜与信号线的距离， 因为所敷的铜会降低一点走线的特性阻抗。 也要注意不要影响到它层的特性阻抗， 例如在dual stripline的结构时。
Q24：test coupon的设计有什么规范可以参照吗？如何根据板子的实际情况设计test coupon？有什么需要注意的问题？

A24：test coupon是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB板的特性阻抗是否满足设计需求。 一般要控制的阻抗有单根线和差分对两种情况。 所以， test coupon上的走线线宽和线距(有差分对时)要与所要控制的线一样。 最重要的是测量时接地点的位置。 为了减少接地引线(ground lead)的电感值， TDR探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)， 所以， test coupon上量测信号的点跟接地点的距离和方式要符合所用的探棒。 以下提供两篇文章参考：
1、http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf
2、http://www.Polarinstruments.com/index.html (点选Application notes)
Q25：为了最大限度的保证高速信号质量，我们都习惯于手工布线，但效率太低。使用自动布线器又无法监控关键信号的绕线方式，过孔数目、位置等。手工走完关键信号再自动布线又会降低自动布线的布通率，而且自动布线结果的调整意味着更多的布线工作量，如何平衡以上矛盾，利用优秀的布线器帮助完成高速信号的布线？
A25：现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。 各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。 例如, 是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式, 能否控制差分对的走线间距等。 这会影响到自动布线出来的走线方式是否能符合设计者的想法。 另外, 手动调整布线的难易也与绕线引擎的能力有绝对的关系。 例如, 走线的推挤能力, 过孔的推挤能力, 甚至走线对敷铜的推挤能力等等。 所以, 选择一个绕线引擎能力强的布线器, 才是解决之道。
如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎, 请电21-64159380, 会有专人为您服务。
Q26：一些系统中经常有A/D，问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！
A26：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。 另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。
Q27：在实际布线中，很多理论是相互冲突的；例如： 1 处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？ 2 理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？

A27：1、基本上, 将模/数地分割隔离是对的。 要注意的是信号走线尽量不要跨过有分割的地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。

2、晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。 而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。 所以, 一定要将晶振和芯片的距离进可能靠近。

3、确实高速布线与EMI的要求有很多冲突。 但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。 所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。 最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

Q28：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？

A28：会使高频信号能量衰减的原因一是导体本身的电阻特性(conductor loss), 包括集肤效应(skin effect), 另一是介电物质的dielectric loss。 这两种因子在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。 差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理(voltage divider)这会使信号源送到线上的电压小一点。 至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。
对差分对的布线方式应该要适当的靠近且平行。 所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。 需要平行也是因为要保持差分阻抗的一致性。 若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。
差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。 所以, 要设计差分阻抗为100欧姆时, 走线本身的特性阻抗一定要稍大于50欧姆。至于要大多少, 可用仿真软件算出来。
接收端差分线对间的匹配电阻通常会加, 其值应等于差分阻抗的值。这样信号品质会好些。
Q29：一个系统往往分成若干个PCB，有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？
A29：各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子 (此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。

Q30：请问专家GSM手机PCB设计有什么要求和技巧？
A30：手机PCB设计上的挑战在于两个地方：一是板面积小，二是有RF的电路。因为可用的板面积有限，而又有数个不同特性的电路区域，如RF电路、电源电路、 话音模拟电路、一般的数字电路等，它们都各有不同的设计需求。

1、首先必须将RF与非RF的电路在板子上做适当的区隔。因为RF的电源、地、及阻抗设计规范较严格。

2、因为板面积小，可能需要用盲埋孔(blind/buried via)以增加走线面积。

3、注意话音模拟电路的走线，不要被其它数字电路，RF电路等产生串扰现象。 除了拉大走线间距外，也可使用ground guard trace抑制串扰。

4、适当做地层的分割， 尤其模拟电路的地要特别注意，不要被其它电路的地噪声干扰。

5、注意各电路区域信号的回流电流路径(return current path)， 避免增加串扰的可能性。

Q31：请问在选择PCB layout的solution时，应主要考虑哪些因素？
A：我认为任何EDA软件产品合不合用与要设计的产品的特性有关。例如，所设计的产品其走线密度是否很高，这可能对绕线引擎的推挤线功能有不同的需求。以下仅提供一些考虑的方向：
1.使用者的接口是否容易操作。

2.推挤线的能力(此项关系到绕线引擎的强弱)。

3.铺铜箔编辑铜箔的难易。

4.走线规则设定是否符合设计要求。

5.机构图接口的种类。

6.零件库的创建、管理、调用等是否容易。

7.检验设计错误的能力是否完善。

A32：LC与RC滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。 因为电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不够大，这时滤波效果可能不如RC。但是，使用RC滤波要付出的代价是电阻本身会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如果LC的输出端会有机会需要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速度，增加纹波噪声(ripple noise)。
电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL也会有影响。

另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产生的极点零点(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
Q33：能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗？
A33：现在高速数字电路的应用有通信网路和计算机等相关领域。在通信网路方面，PCB板的工作频率已达GHz上下，迭层数就我所知有到40层之多。
计算机相关应用也因为芯片的进步，无论是一般的PC或服务器(Server)，板子上的最高工作频率也已经达到400MHz(如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工艺的需求也渐渐越来越多。 这些设计需求都有厂商可大量生产。
以下提供几本不错的技术书籍：
1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；

2.Stephen H。Hall，“High-Speed Digital System Design”；

3.Brian Yang，“Digital Signal Integrity”；

Q34：在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速(>100MHz)高密度PCB设计中的技巧?
A34：在设计高速高密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很大的影响。以下提供几个注意的地方：
1.控制走线特性阻抗的连续与匹配。

2.走线间距的大小。一般常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及信号完整性的影响，找出可容忍的最小间距。不同芯片信号的结果可能不同。

3.选择适当的端接方式。

4.避免上下相邻两层的走线方向相同，甚至有走线正好上下重迭在一起，因为这种串扰比同层相邻走线的情形还大。

5.利用盲埋孔(blind/buried via)来增加走线面积。但是PCB板的制作成本会增加。

在实际执行时确实很难达到完全平行与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和对时序与信号完整性的影响。


Q35：如何合理地设计符合自己要求的PCB.比如如何满足高频电路的要求，如何考虑电路满足抗干扰的要求?
A35：以下仅就设计原理来讨论：

高频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接方式的选择，拓朴(topology)方式的选择，走线的长度与间距，时钟(或strobe)信号skew的控制等。

如果器件已经固定，一般抗干扰的方式是拉大间距或加ground guard traces。

Q36：请问板子设计好，生产出来，DEBUG应从那几个方面着手。
A36：就数字电路而言，首先先依序确定三件事情：


1.确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。

2.确认所有时钟信号频率都工作正常且信号边缘上没有非单调(non-monotonic)的问题。

3.确认reset信号是否达到规范要求。

这些都正常的话，芯片应该要发出第一个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。
Q37：请问适当选择PCB与外壳接地的点的原则是什么？另外，一般PCB LAYOUT工程师总是根据DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系统工程师，还是资深PCB工程师？谁应该对板级系统的性能负主要责任。
A37：与外壳接地点选择的原则是利用chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流的路径。例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
谁应该负责制定guideline可能每个公司有不同的情况而有不同安排。Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline。所以，以我个人的观点，硬件系统工程师似乎较适合这个角色。当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。
Q38：您能比较一下CandenceInnovedaMentorZuken公司各自的自动布线及SI仿真工具吗？有没有测试指标呢？
A38：通常各公司自动布线引擎的算法多多少少都会有各自较喜欢的绕线模式，如果所测试的板子的绕线模式较符合某种算法，则那一个工具所表现的结果可能会较好，这也是为什么每家公司都有他们各自的数据来宣称他们的自动布线是最好的。所以，最好的测试方式就是用贵公司的设计在各家自动布线工具上来跑。测试的指针有绕线的完成率及所花的时间。
仿真工具最重要的是仿真引擎的精确度及对线路的模型与算法是否符合贵公司设计的需求。例如，如果所设计的时钟频率为400MHz，这时仿真工具能否提供正确的AC loss模型就很重要。其它可考虑使用者接口是否方便操作，是否有定制化(customization)的方法，利于batch run。
Q39：我想请问一个问题：因觉机器布的不如意，调整起来反而费时。我一般是用的手工布线，现在搞的PCB板多半要用引脚密度较大的贴片封装芯片，而且带总线的(ABUS，DBUS，CBUS等)，因工作频率较高，故引线要尽可能短.自然的就是很密的信号线匀布在小范围面积的板子上。我现感觉到花的时间较多的是调整这些密度大的信号线， 一是调整线间的距离，使之尽可能的均匀。因为在布线的过程中，一般的都时不时的要改线。每改一次都要重新均匀每一根已布好的线的间距。越是布到最后，这种情况越是多。 二是调整线的宽度，使之在一定宽度中尽可能的容下新増加的线。一般一条线上有很多弯曲，一个弯就是一段，手工调整只能一段一段地调整，调整起来也费时间。 我想如果在布线的过程中，能按我的思路先粗粗地手工拉线，完了以后， 软件能从这两个方面帮我自动地调整。或是即便已布完，如要改线，也是粗粗地改一下，然后让软件调整。甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整，都让软件来干。那样就要快多了。我用的是Protel98。我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。可能是其中的一些功能我还不会用，或是有其他什么办法,在此请教一下。
A39：线宽和线距是影响走线密度其中两个重要的因素。一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。而线距则和串扰(Crosstalk)大小有绝对的关系。最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最小线距可由仿真软件做预仿真(pre-simulation)得到。也就是说，在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。
Q40：我们打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专用设计软件与规范？另外国内何处可以承接该类电路板加工？

A40：可以用一般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询应该可以找到。

YhIH9BSK.pdf (235.8 KB, 下载次数: 3 )