请问一下D触发器怎样实现四分频呢？

2023-5-10 14:34:08 3237 D触发器

0 请问一下D触发器怎样实现四分频呢？ 0
2023-5-10 14:34:08　　评论淘帖0 举报相关推荐 • d触发器四分频电路 105945 • 如何用D触发器实现2分频原理 9289 • 四分频器 3465 • 怎样使用D触发器实现二分频器 147 • 关于D触发器二分频的问题 1281 • d触发器构成2分频电路 8199 • 触发器实现的三分频电路 36854 • D触发器实现二分频电路(D触发器构成的2分频电路) 78923 • 请问D触发器结构的五分频器逻辑电路怎么实现？ 3558 • 74LS74二分频与四分频电路 646 1 个讨论

0 该设计主要思路为时钟分频和逻辑运算。也可以理解为计数器设计和进位提取。需要建立对D触发器的工作方式和各种逻辑门电路的工作方式的正确认识和使用 1、观察该系统输入输出波形可以确定该系统为时钟的四分频（2位2进制） 2、使用双D触发器对时钟进行四分频，一个D触发器可以完成2分频，级联即可完成4分频，根据D触发器分频基本电路设计电路原理图如下：图中数字信号D(3)为时钟信号二分频，数字信号D(5)为D(3)信号的二分频 3、观察输出波形如下图，可以确认对信号D(3)取反后与D(2)、D(5)进行逻辑与(模2加)运算可以提取所需波形。 4、修改电路设计如下图：可以直接使用74LS74的反相输出端减少反相器的使用。 5、模拟仿真输入和输出如下图：观察仿真结果可以发现输出信号D(8)高电平持续时间位半个CP，4个CP为一个周期，符合设计要求。注意：仿真使用的D触发器为边沿触发，边沿触发D触发器工作过程如下：当时钟CP上升沿到达时，D输入端的状态被送到Q输出端。当时钟CP上升沿完成后，Q输出端保持原有的状态，等待下一个CP上升沿。部分触发器带有复位端和置位端，根据其有效电平可以对Q端进行清0或者置1的操作。

2023-5-10 14:35:40 评论举报 1^# 王璐