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目前我们使用了P2020处理器(型号为：P2020NXE2KHC)，在LBC总线的使用上遇到了时间问题，希望能帮助指点一下解决的方法，具体描述：
1. P2020处理器工作频率1GHz ，平台时间为500MHz LCLK为31.25MHz LBC处于GPCM模式，SerDes配置为2路x1 3.125GHz SRIO 2. LBC总线连接在FPGA上 3. BR1寄存器设置为0xEA001001 OR1寄存器设置为0xFF800083 4. LCRR的值为0x80000008 5.通过FPGA中的总分析仪发现CS1的片选有效时间很短（只有5、6个LCLK的样子） ，并设置完全的CS不彪。也基本无影响，这个现像是为什么？ 备 注： 1，目前我取用2009.11的uboot代号迁移的（见log1），以后改为2015.01也是上记现象（见log3）； 2，采用2015.01时，从CPLD最小改动为FPGA后（见log2），也是上记现象，访问FPGA数据不正常。 以下为配套资源发布信息：
注：1. COM0和COM1为CPU内部串口，其中COM0为DEBUG串口，CPU输入频率83.33MHz
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