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[经验]

全数字锁相环的verilog源代码

2012-5-23 19:22:19

9267

2

本帖最后由 mingzhezhang 于 2012-5-23 19:27 编辑

DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成.
整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

全数字锁相环的verilog源代码.rar

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全数字锁相环的verilog源代码

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39 条评论

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Boris 2013-6-6 01:48:16

谢谢楼主分享~~~~~~

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Boris 2013-6-6 01:56:41

谢谢楼主分享~~~~~~

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朱洪涛 2013-6-6 09:49:40

....................

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朱洪涛 2013-6-6 09:50:41

....................

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mhyou 2013-6-10 23:26:20

学习一下，感谢楼主

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冯坤喜 2013-6-11 07:31:39

谢谢楼主

{:1:}

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2008300789 2013-6-13 12:33:04

学习一下，感谢楼主

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赵经纬 2013-6-13 15:45:35

多谢分享。。。。。。。。。。。。。。

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zldn008 2013-9-26 09:57:41

谢谢，有原理图就更好了

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欧阳联峰 2013-10-6 12:55:54

学习学习

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h1654155211.5543 2013-10-8 23:04:30

谢谢，有原理图就更好了
PCB打样找华强 http://www.hqpcb.com 样板2天出货

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h1654155211.5543 2013-10-8 23:07:08

谢谢，有原理图就更好了

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h1654155211.5543 2013-10-8 23:11:32

ZENMEHUISHI A 突然下不了了

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张淡水 2013-10-10 10:42:56

学习知识了，谢谢啊

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流年111 2013-10-12 21:54:24

hao ....xiexiexie .....

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yehxw 2014-2-25 12:47:26

好东西，谢谢楼主~

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李锦耀 2014-9-15 15:30:48

正需要学习阿谢谢

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wickay 2014-9-19 10:09:17

zhenghao xuyao !!!!!

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kaka lex 2014-9-20 00:46:44

大家的分享精神真高

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kaka lex 2014-9-20 01:16:40

靠，这个牛x，哈哈哈

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