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cell 延迟计算基础

2022-7-8 17:06:28

11112 元器件

2

Delay Calculation Basic

1）cell delay 和 interconnect delay

2）仅考虑cell delay时，cell的delay由库中的模型，根据input slew(transition)和output capacitance查表得到。

其中总电容等于所有fanout cell的input pin cap总和。

对于多输入的cell，不同的input pin有不同的output transition，fanout net的transition time取决于slew merge option。

3）当考虑Interconnect时

preLayout : wireload模型大多只有纯电容delay。如果考虑电阻的影响，则从driving cell的输出到fanout cell的输入有额外delay。
postLayout：金属线的寄生参数形成RC 网络。阻性负载意味着不能直接使用input transition/output cap构成的查找表。

4）实际使用有效电容effective capacitance，将上述电阻负载的影响计入单一容性负载中。

有效电容对计算delay近似较好
有效电容对output slew近似和实际波形不符，尤其在尾部
注意通常更关心远端（cell input）而非近端（cell ouput）slew（两端slew不同）

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