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源时钟路径和目的时钟路径延时不一致

19110 时序分析 FPGA
2022-4-24 10:32:49   评论 分享淘帖 邀请回答 举报
6个回答

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源时钟路径

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目的时钟路径
2022-4-24 10:36:17 评论

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2022-4-24 17:11:00 评论

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2022-4-25 08:52:16 评论

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2022-4-25 09:51:35 4 评论

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4 条评论
  • 2022-4-25 10:22

    如果方便的话,可以把你的工程或者dcp文件发出来分析一下。

    你好 回复 辛一: 2022-4-25 10:42

    内网导不出来啊

    辛一 回复 你好: 2022-4-25 11:41

    一句话概况就是对于source和destination时钟skew的计算方法不同导致的。

    参考Xilinx官网 “35308 - 14.x Timing - Why is my clock modifying block (CMB) (MMCM, DCM, PLL, etc.) min delay larger than the max?” 的回答。

    “CMBs can use feedback to deskew the clocks. The path that is used as the feedback is larger for maximum clock calculations and smaller for minimum clock calculations.  

    The clock going out of the CMB is being phase matched with these delays and that is how we accomplish the 'deskewing' effect. The phase matching is modeled by subtracting the delay of the feedback path from the clock path. Therefore, on a minimum clock path calculation you will see a smaller negative number than you will for the maximum clock path calculations. ”

    jf_51950274 回复 辛一: 2022-6-22 14:39

    好厉害啊。自己欠缺的太多了

2022-4-25 13:23:48 评论

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2022-6-17 14:37:46 评论

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