发 帖  

源时钟路径和目的时钟路径延时不一致

19096 时序分析 FPGA
2022-4-24 10:32:49   评论 分享淘帖 邀请回答 举报
6个回答

源时钟路径.JPG (45.4 KB, 下载次数: 0)

源时钟路径

目的时钟路径.JPG (50.19 KB, 下载次数: 0)

目的时钟路径
2022-4-24 10:36:17 评论

举报

2022-4-24 17:11:00 评论

举报

2022-4-25 08:52:16 评论

举报

2022-4-25 09:51:35 4 评论

举报

4 条评论
  • 2022-4-25 10:22

    如果方便的话,可以把你的工程或者dcp文件发出来分析一下。

    你好 回复 辛一: 2022-4-25 10:42

    内网导不出来啊

    辛一 回复 你好: 2022-4-25 11:41

    一句话概况就是对于source和destination时钟skew的计算方法不同导致的。

    参考Xilinx官网 “35308 - 14.x Timing - Why is my clock modifying block (CMB) (MMCM, DCM, PLL, etc.) min delay larger than the max?” 的回答。

    “CMBs can use feedback to deskew the clocks. The path that is used as the feedback is larger for maximum clock calculations and smaller for minimum clock calculations.  

    The clock going out of the CMB is being phase matched with these delays and that is how we accomplish the 'deskewing' effect. The phase matching is modeled by subtracting the delay of the feedback path from the clock path. Therefore, on a minimum clock path calculation you will see a smaller negative number than you will for the maximum clock path calculations. ”

    jf_51950274 回复 辛一: 2022-6-22 14:39

    好厉害啊。自己欠缺的太多了

2022-4-25 13:23:48 评论

举报

2022-6-17 14:37:46 评论

举报

撰写答案

你正在撰写答案

如果你是对答案或其他答案精选点评或询问,请使用“评论”功能。

您需要登录后才可以回帖 登录/注册

声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容图片侵权或者其他问题,请联系本站作侵删。 侵权投诉
快速回复 返回顶部 返回列表
关注微信公众号

电子发烧友网

电子发烧友论坛

社区合作
刘勇
联系电话:15994832713
邮箱地址:liuyong@huaqiu.com
社区管理
elecfans短短
微信:elecfans_666
邮箱:users@huaqiu.com
关闭

站长推荐 上一条 /7 下一条

快速回复 返回顶部 返回列表