FPGA Verilog HDL 设计实例系列连载------交通灯的控制

ti

原理与要求：

　　在十字路口，每条道路各有一组红、黄、绿灯和倒计时显示器，用以指挥车辆和行人有序的通行。其中。红灯亮表示该道路禁止通行；黄灯亮表示停车；绿灯亮表示可以通行；倒计时显示器是用来显示允许通行或禁止通行的时间。交通灯控制器就是用于自动控制十字路口的交通灯和计时器，指挥各种车辆和行人安全通过。

下面我们就设计一个这样的：
1）、在十字路口设置一组红、黄、绿等，显示顺序为：红，绿，黄，红……
2）、设置一组数码管，以倒计时的方式显示允许通过或禁止通过的时间，其中绿灯、黄灯、红灯的持续时间为20s，5s，25s。

Verilog HDL实现

设计文件输入Verilog HDL代码。

　　系统分为两个模块，一个是顶层traffic，一个是分频模块clkgen。

　　分频模块clkgen的实现如下：

//-------------------------------------------------------------------------------------------------
//
// File : clkgen.v
// Generated : 2011-07-24
// Author : wangliang
//
//-------------------------------------------------------------------------------------------------
`timescale 1 ns / 1 ps
module clkgen ( rst ,clkout ,clk );
input rst ;
wire rst ;
input clk ;
wire clk ;
output clkout ;
reg clkout ;
reg [31:0] count1;
always @ ( posedge clk or negedge rst)
begin
if ( rst== 1'b0 ) begin
clkout <= 1'b0;
count1 <= 17'b0;
end
else begin
if ( count1 >= 32'd25000000) begin
clkout <= ~clkout ;
count1 <=#1 17'b0;
end
else begin
count1 <= count1 + 1;
end
end
end
endmodule

复制代码

顶层traffic的实现如下：

//-------------------------------------------------------------------------------------------------
//
// File : traffic.v
// Generated : 2011-07-24
// Author : wangliang
//
//-------------------------------------------------------------------------------------------------
`timescale 1 ns / 1 ps
module traffic ( clk ,en ,seven_seg ,lamp ,rst);
input clk ;
wire clk ;
input en ;
wire en ;
input rst ;
wire rst ;
output [15:0] seven_seg ;
wire [15:0] seven_seg ;
output [2:0] lamp; //0: green 1: yellow 2:red
reg [2:0] lamp;
reg [7:0] num ;
reg temp ;
reg [7:0] red_t ;
reg [7:0] yellow_t;
reg [7:0] green_t ;
wire clkout ;
reg [1:0] state;
parameter [1:0] red = 2'd0,
green = 2'd2 ,
yellow2 = 2'd3 ;
clkgen clkgen (
.rst ( rst ) ,
. clk ( clk ) ,
.clkout( clkout) );
always @ ( posedge clkout or negedge rst)
begin
if( rst == 0 )
begin
state <= 2'b0 ;
temp <= 1'b0 ;
red_t <= 8'b0010_0101; //设置灯计时器的预置数，采用BCD码
yellow_t <= 8'b0000_0101;
green_t <= 8'b0010_0000;
end
else begin
if ( en )
begin
if ( !temp ) begin
temp <= 1'b1;
case ( state ) //交通灯状态变换
red : begin
num <= red_t ;
lamp <= 3'b100;
state <= green;
end
green : begin
num <= green_t ;
lamp <= 3'b001;
state <= yellow2 ;
end
yellow2 : begin
num <= yellow_t ;
lamp <= 3'b010;
state <= red ;
end
default : lamp <= 3'b100 ;
endcase
end
else begin //倒计数
if ( num >1'b1 )
if ( num [3:0] == 0 ) begin
num [ 3:0 ] <= 4'b1001;
num [7:4] <= num [7:4] -1 ;
end
else num [3:0] <= num [3:0] -1 ;
if ( num == 2 )
temp <= 0 ;
end
end
else begin
lamp <= 3'b100 ;
state <= red ;
temp <= 0 ;
end
end
end
/************************ 数码管译码**************************************/
reg [7:0] Y_r_1;
reg [7:0] Y_r_2;
assign seven_seg[7:0] ={1'b1,(~Y_r_1[6:0])};
assign seven_seg[15:8] = {1'b1,(~Y_r_2[6:0])};
always @(num[3:0] )
begin
Y_r_1 = 7'b1111111;
case (num[3:0] )
4'b0000: Y_r_1 = 7'b0111111; // 0
4'b0001: Y_r_1 = 7'b0000110; // 1
4'b0010: Y_r_1 = 7'b1011011; // 2
4'b0011: Y_r_1 = 7'b1001111; // 3
4'b0100: Y_r_1 = 7'b1100110; // 4
4'b0101: Y_r_1 = 7'b1101101; // 5
4'b0110: Y_r_1 = 7'b1111101; // 6
4'b0111: Y_r_1 = 7'b0000111; // 7
4'b1000: Y_r_1 = 7'b1111111; // 8
4'b1001: Y_r_1 = 7'b1101111; // 9
4'b1010: Y_r_1 = 7'b1110111; // A
4'b1011: Y_r_1 = 7'b1111100; // b
4'b1100: Y_r_1 = 7'b0111001; // c
4'b1101: Y_r_1 = 7'b1011110; // d
4'b1110: Y_r_1 = 7'b1111001; // E
4'b1111: Y_r_1 = 7'b1110001; // F
default: Y_r_1 = 7'b0000000;
endcase
end
always @( num[7:4] )
begin
Y_r_2 = 7'b1111111;
case ( num[7:4] )
4'b0000: Y_r_2 = 7'b0111111; // 0
4'b0001: Y_r_2 = 7'b0000110; // 1
4'b0010: Y_r_2 = 7'b1011011; // 2
4'b0011: Y_r_2 = 7'b1001111; // 3
4'b0100: Y_r_2 = 7'b1100110; // 4
4'b0101: Y_r_2 = 7'b1101101; // 5
4'b0110: Y_r_2 = 7'b1111101; // 6
4'b0111: Y_r_2 = 7'b0000111; // 7
4'b1000: Y_r_2 = 7'b1111111; // 8
4'b1001: Y_r_2 = 7'b1101111; // 9
4'b1010: Y_r_2 = 7'b1110111; // A
4'b1011: Y_r_2 = 7'b1111100; // b
4'b1100: Y_r_2 = 7'b0111001; // c
4'b1101: Y_r_2 = 7'b1011110; // d
4'b1110: Y_r_2 = 7'b1111001; // E
4'b1111: Y_r_2 = 7'b1110001; // F
default: Y_r_2 = 7'b0000000;
endcase
end
endmodule

复制代码

注：第36行~第39行：实例化分频模块；第42行~第94行：红绿灯的控制以及时间的递减；第97行~第150行：数码管对时间的显示。引脚分配：

图1.1 分频模块

　图1.2 顶层模块

　　图1.2实例化图1.1，所以只需要对图1.2上的引脚进行分配。其中，clk接50MHZ系统时钟，rst接复位信号，en接按键，控制开始与结束，lamp[2..0]接红黄绿灯，seven_seg[15..0]接2个数码管。实验结果：

　　红灯倒计时25S，转绿灯20S，转黄灯5S，转红灯25S。。。PS:有想法的可以再尝试着做个十字路的那种红绿灯哦。

耸-哒哒. · 2012-3-14 15:03:50

耸-哒哒. · 2012-3-14 15:04:56

李罡 · 2012-4-11 00:01:15

学习了。。谢谢

zitanlin · 2012-4-18 23:43:44

路过，看看

wowerdong · 2012-8-1 15:15:27

不错哦

郁悶爺們 · 2012-10-16 15:57:46

沈凌霄 · 2012-10-22 13:13:28

yangjun4414 · 2012-10-22 16:05:04

功能有点简单啊，可以再升华一下。

贾同学 · 2012-10-22 17:30:14

学习下，谢谢楼主了

桑旺兴 · 2012-10-22 20:11:30

{:soso_e130:}多谢分享。。。

章则林 · 2012-10-23 08:54:05

谢谢楼主分享

陆迪 · 2012-10-23 10:32:34

ened · 2012-10-30 21:08:36

谢谢楼主

陈磊 · 2012-11-23 13:34:56

好东西，真是各种大牛啊

杨文 · 2012-11-23 21:39:05

学习

王一 · 2013-9-7 16:01:05

收益匪浅啊，谢谢

怀_￠ · 2013-9-7 21:11:36

实例很好，很感谢楼主

1653439563.918000 · 2013-9-8 08:03:34

{:1:}

2014-4-14 11:01:44

楼主好人

搜索历史

FPGA Verilog HDL 设计实例系列连载------交通灯的控制

相关推荐

19 条评论

评论

精选推荐

热门帖

站长推荐 /6