FPGA Verilog HDL 设计实例系列连载------七段数码管扫描显示

assingle

原理：

　　一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的LED管的输入连在一起。如图1.1所示。

　　　　　　　　　　　　　　　　　　　　　　图1.1 扫描数码管的原理图

　　这样做的好处有两点：一是节约了器件的IO口；其二是降低了功耗。每次向LED写数据时，通过片选选通其中一个LED，然后把数据写入该LED管，因此每个时刻只有一个LED管是亮的。为了能持续看见LED上面的显示内容，必须对LED管进行扫描，即依次并循环地点亮各个LED管。利用人眼的视觉暂停效应，在一定的扫描频率下，人眼就会看见好几个LED一起点亮。每个LED的功耗较大，如果所有的LED一起点亮，其功耗较大。利用扫描的方式，每个时刻只有LED管是亮的，可以大大的减少功耗。
　　扫描频率大小不许合适才能有很好的效果。如果太小，而每个LED开启的时间大于人眼的视觉暂停时间，那么会产生闪烁现象。而扫描频率太大，则会造成LED的频繁开启和关断，大大增加LED功耗（开启和关断的时刻功耗很大）。一般来说，稍描频率选在50Hz比较合适。

实验实现：

　　实现步骤请参照

FPGA Verilog HDL 设计实例系列连载--------8-3编码器

设计文件输入Verilog HDL代码。

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// File : scan_seg.v
// Generated : 2011-07-23
// Author : wangliang
//
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`timescale 1 ns / 1 ps
module scan_seg ( rst ,clk ,DIG ,Y );
input rst ;
wire rst ;
input clk ;
wire clk ;
output [7:0] DIG ;
wire [7:0] DIG ;
output [7:0] Y ;
wire [7:0] Y ;
reg clkout ;
reg [31:0]cnt;
reg [2:0]scan_cnt ;
parameter period= 100000;
assign Y = {1'b1,(~Y_r[6:0])};
assign DIG =~DIG_r;
reg [6:0] Y_r;
reg [7:0] DIG_r ;
always @( posedge clk or negedge rst) //分频50Hz
begin
if (!rst)
cnt <= 0 ;
else begin
cnt<= cnt+1;
if (cnt == (period >> 1) - 1)
clkout <= #1 1'b1;
else if (cnt == period - 1)
begin
clkout <= #1 1'b0;
cnt <= #1 'b0;
end
end
end
always @(posedge clkout or negedge rst)
begin
if (!rst)
scan_cnt <= 0 ;
else begin
scan_cnt <= scan_cnt + 1;
if(scan_cnt==3'd7) scan_cnt <= 0;
end
end
always @( scan_cnt) //数码管选择
begin
case ( scan_cnt )
3'b000 : DIG_r <= 8'b0000_0001;
3'b001 : DIG_r <= 8'b0000_0010;
3'b010 : DIG_r <= 8'b0000_0100;
3'b011 : DIG_r <= 8'b0000_1000;
3'b100 : DIG_r <= 8'b0001_0000;
3'b101 : DIG_r <= 8'b0010_0000;
3'b110 : DIG_r <= 8'b0100_0000;
3'b111 : DIG_r <= 8'b1000_0000;
default :DIG_r <= 8'b0000_0000;
endcase
end
always @ (scan_cnt ) //译码
begin
case (scan_cnt)
0: Y_r = 7'b0111111; // 0
1: Y_r = 7'b0000110; // 1
2: Y_r = 7'b1011011; // 2
3: Y_r = 7'b1001111; // 3
4: Y_r = 7'b1100110; // 4
5: Y_r = 7'b1101101; // 5
6: Y_r = 7'b1111101; // 6
7: Y_r = 7'b0100111; // 7
8: Y_r = 7'b1111111; // 8
9: Y_r = 7'b1100111; // 9
10: Y_r = 7'b1110111; // A
11: Y_r = 7'b1111100; // b
12: Y_r = 7'b0111001; // c
13: Y_r = 7'b1011110; // d
14: Y_r = 7'b1111001; // E
15: Y_r = 7'b1110001; // F
default: Y_r = 7'b0000000;
endcase
end
endmodule