去耦电容分为哪几种？如何去放置去耦电容呢

　　1、原理图制图规范
　　原理图制图规范如下表所示：
　　
　　
　　
　　详细说明如下所示：
　　1、原理图必须使用公司统一原理图库
　　在原理图设计中，必须采用公司统一原理图库，以保证设计的一致性和打包后封装、料单等结果的一致性。不使用公司统一原理图库造成的连接、封装错误个人承担责任。
　　注意使 cds.lib 中的路径指向库服务器 eda-svr1 的路径。库服务器每天会和公司统一库服务器同步 2 次确保最新。
　　在改版设计中尤其要注意这个问题，因为打包时会将部分库备份到本地，可能造成本地库和公司库不一致。
　　对于历史遗留的未采用统一图库的设计，可以豁免此项检查。但是如果经历改版，必须将原理图库切换至公司统一库，以保证料单的正确性和后续的可维护性。
　　2、原理图应采用0.100栅格
　　该栅格设置为一般器件库管脚间距的设置，采用非标准设置的栅格可能会导致其他人员重用原理图时无法对齐。
　　3、图框大小
　　部门要求，除非器件符号太大无法在图面内放置，一律采用 A4 幅面的图框进行设计。部门一般均采用 A4 幅面进行打印，在 A3 幅面上绘制的原理图在 A4 幅面纸页上打印后字符无法分辨，难以进行走查、评审。故规定无特殊需要一律采用 A4 幅面图框进行设计。
　　4、图框上填写的内容和页码、总页数等信息应以用户变量（Customer Text）进行标注
　　采用用户变量方式标注，可以每页的内容一致，避免出错。如果因为填写错误修改，也只需修改一处即可完成整个原理图的修订，故要求所有原理图的图框信息应采用用户变量进行标注。
　　5、每一页左下角标注功能注释和修改日期
　　如下图所示，采用普通文本标注功能，采用 CON_LAST_MODIFIED 变量标注最后修改日期标注日期。
　　
　　6、原理图必须署名，多人设计原理图应在相应页码署各自的姓名，封面署单板负责人的姓名
　　如果一份原理图由多人完成，每个人完成其中一个部分，应在定义环境变量时定义多个环境变量，如 ADRAWN1，ADRAWN2……以此类推。在分配任务时事先约定，在各自完成的部分分开填写相应的用户变量，实现分开署名。封面页的署名为单板负责人的署名。
　　7、原理图上所有的文字方向应该统一，文字的上方应该朝向原理图的上方（正放文字）或左方放文字
　　
　　8、原理图上的各种标注应清晰，不允许文字重叠
　　原理图上包括网络名、位好、器件管脚号等各中字符都不允许重叠下面是不符合规范的例子 ：
　　
　　9、去耦电容的放置
　　去耦电容分为两种：局部去耦和全局去耦。局部去耦目的很明确的布置在芯片附近，为芯片和附近的信号提供信号回流路径和电源去耦。全局电容布置于板上各处。
　　将去耦电容和器件在原理图上靠近放置，可以有针对性、有计划地添加局部去耦，在布局时应该注意将相应位号的电容摆放在需要去耦的芯片附近。全局去耦电容主要分布在单板上没有去耦电容的部分，以及换层过孔的附近，提供信号回流通路。
　　10、差分线命名
　　差分线推荐使用+/-结尾，便于在辨认网络，在布线时添加合适的约束以及信号完整性分析。因为事业部 3G 规范命名中出现信号命名以单板名称为后缀，差分线+/-符号放在中间的情况，为了兼容本规范允许+/-号放在中间。
　　无特殊情况推荐将+/-符号放在信号名最后。
　　11、时钟信号的命名
　　为了方便信号完整性分析和布线约束制定，并保证不引起歧义，时钟信号必须以规定的 CLK 后缀结束。其他信号，例如时钟使能信号等，一律禁止以该信号命名后缀结束。时钟信号命名还应体现出时钟频率。根据绘图者的习惯，可以体现出时钟的流向、用途、来源等信息。
　　例如：FPGA1_8K_CLK，FPGA2_33M_CLK，OIB0_52CHIP_TCLK 都是符合规范的命名。
　　12、串联端接网络的绘制和命名
　　对于源端端接网络，正确的画法应该是将串阻直接画在驱动器件的输出端，串阻和驱动器件之间的网络可以不进行命名，串阻之后的网络进行命名。如下图所示为一个正确的范例。
　　
　　如果将串阻放在接收端，或者在串阻之前的信号进行命名，串阻之后的信号不进行命名，都会使得布线的分析和检查困难，甚至会造成串阻被放置在接收端而未被查出的结果，导致信号完整性较差。如下图是不正确的范例：
　　
　　13、电源及有特殊要求的网络命名
　　对于电源网络和有特殊要求的网络（例如阻抗控制，电流较大，布线层、过孔数有限制等），必须加以命名，这样在 PCB 进行布线布局时，就可以对相应网络进行特定的约束和检查，确保布线满足设计要求。
　　对于单板接口电源信号，应该和系统设计保持一致，不强制规范添加 VCC 前缀。但是《PCB 设计说明》中必须明确申明，确保布线符合设计实际需要。
　　对于一些器件（例如时钟驱动器、锁相环等），其电源单独通过磁珠等进行滤波，往往忘记添加网络标号直接相连，或者添加普通的网络标号。这样的结果很可能导致该网络未按照电源进行布线，走线较细或者走较长线，带来性能上的降低。
　　14、原理图库多部分构成的器件打包问题
　　一些器件因为管脚很多，在原理图库中被分成了几个部分，例如部分背板连接器、FPGA、CPU 等。这些器件在绘图过程中很可能被放置在不同的页上。
　　在打包过程中，很可能出现一个器件的不同部分被分以不同的位号，成为多个器件；以及多个器件位号相互交错的问题。
　　一般避免此问题有如下方法：
　　对同一个器件的不同部分，设置属性“Group”，定义为同一个组名（例如“FPGA1”）；
　　设置位号硬属性“Location”后打包。（反标产生的为“$Location”软属性。）
　　以上两种方法不能同时使用，否则会出现错误信息（参见 Package XL 手册）。 一般情况下，为了避免打包时或者修改属性时出现其他问题，兼顾模块设计的需要，我们不推荐使 用“Location”指定硬属性的方法解决此问题，建议定义“Group”属性。
　　15、Alias 符号的使用
　　我们有时使用 Alias 来连接网络，以实现同一个物理网络，需要不同名称的场合。例如对于一个网络信号名定义为 PLUG-S，实际和 GNDD 相连，就可以使用 Alias 进行连接，不会发生错误。
　　使用 Alias 连接的网络，必须使用网络标号的方式进行连接，不能使用连线（wire）进行连接，否则会导致连接失败。
　　正确的画法为：
　　
　　错误的画法为：
　　
　　两种连接方式看起来完全一样，但是实际上第二种方式在打包时不能形成正确的连接。
　　16、禁止使用SIZE 属性放置多个器件
　　采用定义 SIZE 属性放置多个相同连接关系器件的方法，例如去耦电容、MARK 点等。
　　采用此种方法虽然方便了原理图绘制，但是导致位号难以控制的问题。当布局布线要求需要调整数量时，很可能出现调整掉已经布局好位号等问题，所以本部门规定，禁止使用 SIZE 放置多个相同连接关系的器件。
　　17、Offpage/offpg 符号的调用
　　Offpage 符号在原理图库中一共有六种，如下图所示：
　　
　　这六种符号分别表示出了输入、输出和双向信号从左右两个方向进入页面。垂直的出页符由水平的出页符翻转实现。需要注意的是出页符在使用中不能通过镜像、翻转的方式作为相反方向的出页符使用，例如将左侧入页符 1 翻转、镜像后作为右侧入页符 4 使用，否则会出现文字位置、方向错误的现象。
　　18、器件管脚上的引线，应引出后再分叉 ，不得直接在器件管脚上分叉
　　在绘图时，如果遇到 T 型的网络，必须将远见引脚引出后连接，不得直接在器件管脚连出分叉， 如下图所示。
　　
　　采用上图中左侧的方式，在原理图打印后，无法确认网络连接。故不推荐使用。
　　19、关于单节点网络和浮空管脚的检查
　　在设计中出现单节点和浮空管脚是很正常的事情，例如单板静电泄放模块中有很多单节点。本条目要求的是对所有的单节点和未连接管脚进行确认，确保没有漏接网络或者遗留未处理的CMOS 输入管脚、器件控制管脚器件控制管脚。
　　20、采用Cadence提供的工具对原理图和PCB的网表一致性进行检查
　　2、电路设计
　　2.1、通用要求
　　通用要求规范如下表所示：
　　
　　
　　详细说明如下所示：
　　1、器件接口电平匹配
　　器件接口之间的电平应该匹配，尤其要注意不同电压/电平类型逻辑进行接口的场合。
　　例如我们常用的 LVTTL 信号输入低电平阈值和高电平阈值分别为 0.8V 和 2.0V。虽然器件实际反转电平处于 0.8~2.0V 中间的某一个电压，但是设计必须保障输入电平不会处于两个阈值之间。
　　对于差分线，要考虑逻辑的共模电压和差分电压范围是否都能够满足要求。 在不同标准、不同电压的逻辑电平进行接口时，尤其要注意这个问题，并避免器件工作在安全工作范围之外。
　　例如某单板中曾使用 3.3V 的 PCI 时钟驱动器 CDCV304 分发射频时钟，时钟来源于 1 颗 5V 的压控晶体振荡（VCXO），该振荡器为 CMOS 输出。VCXO 的输出电压范围超出了 CDCV304 输入的电压范围，长期工作可能对 CDCV304 的钳位电路或 VCXO 的驱动电路造成损伤。
　　随着工艺的进步，线宽减小，很多逻辑器件的内置保护电路变得非常脆弱，不能长期承受过应力，器件对过冲等指标也提出了要求。在设计中应予以甄别。
　　2、PECL-LVPECL 接口
　　PECL 信号电源电压为 5V，在和 LVPECL 接收器进行接口时直流偏置工作点不满足要求。对于数据流经过直流编码的应用，可以采用交流耦合方式，即在信号线上串联电容隔断直流，两边分别采用上下拉电阻设置工作点。交流耦合电容如直接对单板外部接口，则存在对对方单板输入器件的 ESD 损伤隐患。采用上面提到的，在耦合电容另外一边对地接大电阻防止静电积累是可以的，但要考虑对信号的影响，所以需要对改电路进行实际验证才可以下结论。
　　对于必须采用直流接口的场合，应采用公司的 3 电阻端接参考设计。电路原理图如下图所示：
　　
　　3、单板对外接口器件选型必须能够满热拔插要求
　　在单板对外接口器件选型时，应确保器件可以经受热拔插。对于普通逻辑电平器件，应考虑采用支 持 OE 控制、Ioff、PU3S 的器件。
　　对于其他器件也应充分考虑器件在电源为 0 的情况下，是否会导致器件损坏、信号线被拉死情况，当单板上电且输入悬空的情况下，是否会出现输出乱码或错误电平、器件损坏等情况，并进行相应处理。
　　4、对电源有二极管钳位保护的器件
　　当器件内部存在对电源钳位的二极管时，输入电压高于电源电压（或者在热拔插场合电源电压被关闭、还没有启动），则输入电压会被二极管钳制，对其他信号造成影响，并很可能造成驱动器件或者钳位二极管的过应力损坏。
　　如果器件的电源没有吸纳电流的能力，且该电源本身电流很小，则输入有可能通过钳位二极管拉高电源电压，造成局部电源过压，对器件造成损坏。
　　
　　5、差分信号应考虑Failsafe 功能
　　差分线的 Failsafe 功能包括当驱动器断电，接收器断电，驱动器未连接，差分线开路，差分线短路（或者通过匹配电阻连接）等状况下，器件不应该损坏。更高的要求是当因为上述各种原因，差分线处在中间电平时，接收器应该输出一个固定的状态。接收器输出乱码很可能导致器件的时序不满足要求而 导致状态机跑飞等故障。
　　我们的 3G 系统中大量使用 MLVDS 器件发放时钟，可以参考 TI 公司 SLLD009 等文档了解 MLVDS器件的 Failsafe 功能。I 型 MLVDS 器件在我们系统应用中，在无驱动状态下会因为干扰而输出乱码，采用 II 型器件可以解决；我们系统中的 RS-485 器件，当接收端接有端接电阻且无驱动的情况下，输出低电平，造成 UART 接收到错误的码，需要进行上拉或下拉处理。
　　我们系统中 RS-485 总线的处理也是考虑到 Failsafe 功能和器件驱动能力之后综合考虑的结果。
　　6、了解 CMOS 器件的闩锁现象，选用不易发生闩锁的器件
　　CMOS 器件的闩锁（Latch-up）现象是由 CMOS 工艺结构所造成的。CMOS 器件在生产过程中，会寄生 PNPN 结构，相当于一个 SCR（Silicon Controlled Rectifier）。当因为电源电压异常、输入电压/输出电压高于电源或者低于地、ESD 放电等情况出现时，就有可能触发闩锁。 当闩锁发生时，器件内部的寄生 SCR 被触发，形成从电源到地的电流直通通路，产生大量热导致 器件烧毁。
　　一般触发源消失后闩锁仍然保持，只有断电能够退出闩锁状态。为了降低器件发生闩锁的概率，我们在设计中应该理解并选择不易发生闩锁的器件。在一些器件手册上会说明，闩锁性能满足 JESD78 规定的某一级要求，均可作为参考。
　　同时，我们在应用中应该尽量避免触发闩锁的条件，例如：
　　热拔插过程中保证地线首先接触，然后是电源，最后才是信号
　　在背板接口上采用串联电阻的方法限制电流，减少闩锁发生的概率
　　多电源器件，严格遵守手册规定的上电和断电顺序
　　避免信号和电源出现过压等情况：一方面应该采取措施避免信号线上出现浪涌，一方面应该避免因为二极管钳位电路将浪涌泻放到电源而造成局部电源过压。
　　7、器件工作速率符合设计要求
　　器件和引入信号的交流特性应该匹配，例如 EPLD 是否支持引入的高速时钟信号以保证逻辑能够正确采样；时钟 BUFFER 是否用来驱动比其所能支持的频率更高的时钟信号等。例如 SN65MLVD200 器件，其数据手册上的速率为 100bps，折算成时钟频率为 50MHz，如果我们用来驱动 60MHz 的信号，虽然可以工作，但是性能不能再得到数据手册上的保证。
　　8、在满足系统性能要求的情况下，尽量降低信号的速率，采用慢速器件
　　高速器件主要指信号切换速率高的器件。因为切换速率高对应着工作频率也能增加，所以两者有一定的联系。
　　高速器件和高时钟速率对系统带来了多方面的影响：
　　信号完整性问题。即使是很短的导线，也必须作为传输线处理，进行恰当的端接，否则就会发生振铃、过冲。这不仅仅和频率相关，频率很低而切换速度很高的器件也必须考虑！
　　切换速率的提高使得电源完整性劣化，需要更多的考虑电源系统的设计。
　　有可能造成成本的上升。例如曾经采购 EP20K160EFC484 型 FPGA，快一个等级的器件价格上要高出数百元人民币。
　　更多的 EMC 问题。
　　设计时序要求更加严格。
　　功耗更大，为系统散热带来挑战。
　　当不必要的时候，我们可以尽量选用便宜、满足要求的慢速器件。
　　9、模块电路、通用电路和参考设计
　　设计的重用可以大大简化设计工作，提高设计效率，提高工作质量。公司内部统一使用相同功能电路还能够减少器件选型种类，降低管理成本，并通过扩大单一器件采购量的方式降低采购成本。
　　模块电路/参考设计一般都由相关领域经验丰富的员工开发，经过了较多的应用验证和严格的设计评审，电路成熟，可靠性较高。没有特殊的情况，能够采用模块电路实现功能者一律要求使用模块电路。 如果认为模块电路在成本上不具优势，或者模块电路存在设计问题，应提请模块电路进行修正，不要私自重新设计电路。
　　10、产品设计约定
　　对于部分尚未来得及模块化、通用电路化的电路，以及只和产品相关的电路设计、器件选型，部门在产品开发的特定阶段会针对产品进行约定。例如在 3G 系统中选定了部分器件作为公用器件，约束了接口逻辑器件的上拉或下拉方式，规定了 0.1uF 去耦电容的选取等。这些约束在产品范围内和模块电路、通用电路等有同等效力，必须遵守。
　　11、同一物料代码下多种器件的使用
　　为了降低采购成本，并避免因为供应商出现商务纠纷、财务问题、质量问题等导致公司生产受到影响，一般的物料都会要求有两家以上的供应商可以供货。物料代码的初次申请往往是为特定应用场合考虑，所以两种物料很可能各种参数不完全兼容。对同一代码物料的采购，是综合价格、供货能力等各项因素考虑的结果，
　　例如某应用需要 3.3V 工作 100MHz 的视频模拟开关，为两种物料申请了代码，一种的工作电压为3.3V，另外一种可以工作在 3.3V 或者 5V 的环境下。当设计进行器件选型时，必须要求对一个代码下所有的物料都进行分析，确保可用。在调试和试生产过程中对各种物料单独使用、混合使用等各种情况进行试验，确保设计工作正常。
　　12、单板上所有有复位管脚的芯片，要求复位管脚软件可控
　　UART、专用芯片很多都有专用的复位管脚，FPGA 在设计中一般也会设计复位管脚用来对全片进行复位。这些管脚应该软件可控，以保证当单板一部分工作不正常的时候，可以通过软件对该部分复位，不需要复位整块单板。
　　例如某接口单板，有多片 FPGA 存在。如果部分 FPGA 已经下载并开始工作，而其他没有正常工作时，会导致系统输出一些错误的数据。通过让已下载的 FPGA 处于复位状态可以避免这个问题。如果软件不能控制 FPGA 的复位端，系统将无法正常工作。例如某单板上 FLASH 的复位引脚连接到上电复位信号上，如果写 FLASH 过程中程序跑飞或被后台复位，则 FLASH 不能再次写入，必须前台断电复位才能正常工作。
　　13、初次设计 CPU、DSP和 ASIC 的配置管脚的上拉或下拉状态尽量设计成可调
　　在初次设计中，设计者对 CPU、DSP、ASIC 等器件的实际应用情况并不了解，完全依赖于器件厂 商提供的器件手册，配置管脚的上拉或下拉状态很容易设计错误。对于很多专用的集成电路，其工艺、 硅片版本也都处于升级之中，数据手册经常会存在错误。
　　在初次设计中，将 CPU、DSP、ASIC 等器件的配置管脚设置为可调，可以通过选焊电阻的方法避免飞线，提高一次成功率。
　　14、器件手册，更正历史和勘误表
　　器件厂商在开发器件的过程中，不可避免的会出现错误。有些错误是因为设计问题引起的，有些问题是因为硅片工艺问题引起的。器件手册本身在编写过程中，也会出现一些遗漏和错误。因此，器件厂商会对器件手册进行升级，或发布器件手册的勘误表（Errata）。
　　例如某型号 DSP 器件，对器件手册的勘误表有多次升级，说明了在芯片当前版本中的各种问题，了解这些问题可以避免在设计中重复已经发现的错误。再例如 SPARTAN 3 型 FPGA，2003 年的厂商的器件手册和 2004 从网上下载的器件手册在一些说明中存在差异。
　　15、对于设计中的可配置部分（包括为调试设计而最终不安装的部分），必须注明本板在线运行和调试使用的所有配置方式
　　单板上经常会设计可配置的方式，例如初版未确定配置方式而设计的上拉或下拉、为了器件兼容设计的上下拉电阻和 0 欧姆跳线电阻、为了同一块 PCB 实现不同配置设计的可调部分，为避免风险而设计多种器件方案，最终只采用 1 种的情况、为了调试方便设计的一些跳线和上下拉等。
　　当这些情况出现时，原理图上会存在多种方案，最终设计在料单上体现。这样会给阅读、走查等带来很大的困难。
　　所以我们规定，可配置部分必须在器件旁边注明配置方式。
　　2.2、逻辑器件应用
　　逻辑器件应用规范如下表所示：
　　
　　
　　详细说明如下所示：
　　1、未用 CMOS/BICMOS 器件管脚不得悬空，需要通过电阻接电源或者接地
　　CMOS 器件的输入端一般为一对互补的 MOSFET 的栅极。MOSFET 的栅极一般是在一层非常薄的硅氧 化物绝缘层上制造的，具有非常高的电阻和一个 小电容。当悬空时，管脚上微弱的感应电荷很难释放，就会在栅极上建立很高的电压，导致栅氧 化物击穿而损坏器件。ESD 防护二极管的可以防 止避免器件损坏，但是我们要求采用电阻降低输入端阻抗，实现可靠的设计。
　　
　　另外，悬空的 CMOS 输入端可能处于任意电平，也就导致了器件可能处于 PMOS 和 NMOS 直通的状态，甚至处于震荡状态消耗更多功率，减少器件寿命。
　　2、悬空、固定电平的管脚采用电阻接电源或者接地，禁止直接连接
　　上节已经说明了 CMOS 器件输入禁止悬空的问题。另外，还有一些控制信号，我们在设计中只要求其出于常‘0’或者常‘1’状态。在有的设计中，将不使用的器件直接连接在电源或者地上。在公司的生产过程中，单板都需要进行 ICT 测试，需要通过探针对单板上的器件施加激励并测量响应，确定单板是否正常。直接将器件的输入端接地将导致器件该部分无法测试，所以从可测试性考虑，严禁将此类输入管脚直接接电源或者地，必须通过电阻连接。
　　对器件悬空管脚进行处理时，应考虑测试需要，例如器件的 OE 和输入信号不应使用同一个电阻进行上下拉，否则在测试中因为有一个电平会关断器件而无法测试；多个器件不应使用公用的复位、控制或使能，否则无法隔离各个器件定位问题，如下图所示：
　　
　　3、多级具有上电3态的器件级联驱动信号时，如果信号上电过程要求确定电平，则各级输入端都必须采用上拉或下拉电阻确定状态
　　有时我们可能采用上电三态的器件驱动驱动器的 OE 端等信号。这些信号在上电过程中对其电平有要求，如果上电过程中驱动器被打开，则可能引起总线冲突而导致系统工作不正常，甚至烧毁器件。此时因为不能确定各个驱动器脱离三态的顺序，各点都需要用上拉或下拉确定电平。
　　例如下图中的电路，为避免驱动器 3 最先脱离上电 3 态后向背板输出数据，C 点必须采用上拉或下拉确定为无效电平。如果驱动器 2 先于 1 脱离上电三态，它可能将 C 点驱动为有效电平，所以 B 点必须进行上拉或下拉处理。同样道理，如果 A 点由一个上电时三态的器件驱动，那么 A 点也必须上拉或下拉。
　　
　　4、采用具有上电3态的器件驱动背板输入控制信号，如果该信号上电后立刻需要读取且不受上电复位控制（例如单片机ISP模块中的背板复位信号和下载使能信号），则必须采用电阻置初始电平。
　　本条和上一条目内容基本一致。我们的系统中一般都采用了 LVT16244 或者类似的器件对背板输入信号进行缓冲，提高单板的可靠性。器件的选择一般和驱动输出到背板信号的驱动器一致，故都具有上电三态特性。我们不能够确定器件脱离 3 态或者完成上电开始工作的顺序，故必须采用一定的手段确定系统在上电过程中状态可控。
　　5、对背板输出的驱动器，如果其OE端需要控制，应采用电阻设置为输出无效状态
　　对背板输出的驱动器，应该避免在上电未完成时对背板输出，以防止出现系统异常的数据或者总线冲突。如果背板驱动器 OE 端通过 EPLD、FPGA、CPU 等控制，则需要系统在这些器件没有上电之前，背板驱动器处于关闭状态，故应改对 OE 端进行上拉或下拉处理，采用电阻设置为输出无效状态。
　　对于常用的 16244 等驱动器，对 OE 端采用电阻上拉。
　　6、避免使用一个排阻同时用作信号上拉和下拉
　　有些单板设计中，设计者为了节省排阻，采用 1 个排阻，其中部分电阻对信号进行上拉，部分电阻 对信号进行下拉。
　　因为在加工过程中，排阻焊接容易产生搭锡短路，采用 1 个排阻同时作为上拉和下拉电阻，发生搭锡很可能会导致电源地之间的短路，此类故障极难查找定位。
　　另外在调试过程中，测量时示波器探头易导致排阻相邻管脚短路而造成探头烧蚀和单板损坏。
　　为避免麻烦，规定避免使用一个排阻同时用作信号上拉和下拉。
　　7、UART器件16C55X，如果不使用其DSR、DCD、 CTS信号，需要进行下拉，使信号为有效状态，避免自动流控制的器件不能正常工作
　　UART 器件的 DSR、DCD、CTS 信号，分别表示数据设备就绪（Data Set Ready）、数据载波检测到（Data Carrier Detected）、数据设备准备好发送（Clear To Send），其有效电平为低电平。
　　在具有自动流控制功能的器件（TL15C55xA）中，如果使能自动流控制功能，CTS 将决定 UART的发送器是否允许发送。某事业部的某种单板，因为这几个信号悬空未处理，管脚表现为高电平，加之软件处理不当，导致了数百块待发货单板回生产线返修。
　　为了确保在各种状态下器件工作正常，我们如果采用 3 线制串口通讯（TX，RX，GND），应将这几个信号采用电阻下拉到地。
　　8、PCI 总线信号的上拉
　　9、对缓慢变化的信号需要使用带施密特输入的器件进行驱动
　　当对器件施加缓慢变化信号（例如采用 RC 和按钮开关产生复位脉冲的电路）时，处于切换期内的 时间较长，在切换阈值附近的时间也比较长。现在我们使用的大部分逻辑器件开关速度都比较快，这时器件的寄生电感、电容等特性就会体现出来。
　　例如当输入电压缓慢上升到达阈值，驱动器反转时，负载电容 CL 会通过引脚电感 LP 向地上放电。快速的放电导致 LP 上产生一个电压降，器 件内部的电位实际上被抬高至高于地。内部阈值相对地升高。因为输入信号上升缓慢，此时阈值实际已经高于信号，器件再次发生翻转，VCC 通过 LP 对 CL 进行充电，在 LP 上产生压降，器件内部的 VCC 降低，导致翻转阈值降低，器件再次发生翻转，如此往复。
　　电源地上的噪声在这种情况下也可能引起阈值变化而产生振荡。
　　10、设计中应防止上电及正常工作时出现总线冲突。对于可能出现冲突的情况，应采用互斥设计，确保不会因为软件问题导致冲突
　　当总线产生冲突时，多于一个器件同时导通，当两个器件的输出的电平不一致时，将会有较大的电流通过器件的输出级直接从电源流到地，器件将耗散很大的功率，严重影响器件的寿命，并且干扰总线上的数据。
　　
　　11、 和背板直接相连的驱动器必须满足热拔插要求
　　我们的系统为热拔插系统，在系统工作的同时需要能够插上或者拔出单板，而且当单板在位的时候，可能会关闭单板电源。这就要求单板在拔出、插上或者断电的时候，不应该造成器件损坏，不应该对系统功能造成影响。
　　12、MCS-51 单片机总线和端口需要加驱动
　　MCS-51 单片机的端口和总线驱动能力较弱，尤其是 P1~P3 端口，其输出上拉结构由 3 个 MOS 构成，输出由低跳高的前 2 个时钟周期中，上拉较强，其余时候上拉较弱。如果总线上具有类似下拉电阻的负载（输入高电平时需要流入电流的负载），将可能无法正常驱动。
　　所以我们规定，对于 MCS-51 单片机总线和端口，需要加驱动。因为总线保持器件存在的保持电阻可能使单片机端口被拉死为低电平，所以禁止在 MCS-51 单片机外围电路使用总线保持器件驱动。
　　关于 MCS-51 单片机端口特性的分析，可以参考早期技术文档《51 单片机 IO 口上的“高电平总线保持”特性》和 Intel 的 MCS-51 单片机手册。
　　13、原则上不推荐采用总线保持器件或者启动可编程器件的总线保持功能
　　总线保持器件（TI 公司的 LVTH 器件，其他一些公司的 LVT 器件，以及部分 LVCH 器件等）在输入端添加了一个从输出端反馈的回路，等效电路如图所示：
　　
　　采用总线保持器件，输入信号断开时，因为正反馈的存在，会保持最后输入的电平，避免输入悬空，可以省略驱动器上的上下拉电阻，节省电路板空间和成本。
　　14、总线保持器件通过电阻预置状态时的上下拉电阻推荐采用 1K
　　如果经过评估，认为在设计中可以使用总线保持器件，那么如果要对某一个驱动器置初始电平，该电阻必须能够提供器件反转所需要的最小反转电流。从另外的角度上看，外接的上下拉电阻必须要在和器件内部的保持电阻分压之后，提供正常的电平来让器件翻转。
　　推荐每个输入采用 1K 电阻进行上拉或下拉，确保总线保持器件在无驱动状态总能被可靠的置为需要的电平。如果多个器件并联使用，需要相应的减小电阻以确定可靠的上拉或下拉。
　　15、BUSHOLD器件，不论其输出端口处于何种状态，其输入端口的BUSHOLD特性一直有效。对于双向器件，其两个方向端口在输出高阻态下输入BusHold特性一直有效
　　Bus Hold 特性是对于器件输入端而言的，当器件 OE 使能信号无效，输出为高阻态时，Bus Hold 特性依然存在。对于 LVTH16245 这样的双向器件，不论其 OE 和 DIR 信号为何状态，两个端口都有Bus Hold 特性，这一点在应用中需要注意。
　　16、上下拉电阻的选择
　　上拉或下拉电阻的选择必须具备以下条件：
　　可靠的为信号确定电平；
　　不会显著的为系统增加过多额外的功耗；
　　能够提供器件所需要的上升下降时间要求；
　　阻值常用，价格便宜，供货充足。
　　要可靠的为器件设置电平，要求网络上的漏电流流过电阻时，电阻上产生的压降不会太大。对于LVTTL 信号，应保证器件输入高电平不低于 2.4V，低电平不高于 0.4V。也就是说，当选择上拉电阻时，电阻上的压降不能多于 3.3V-2.4V=0.9V，选择下拉电阻时，电阻上的压降不能多于 0.4V。
　　对于早先的 TTL 器件，其输入端的结构决定其 IIH 较小，而 IIL较大，加之输入低电平时电阻上允许的压降也较小，决定了 TTL 器件下拉电阻选择小于上拉电阻的经验。对于现在我们常用的 CMOS 和BiCMOS 器件，IIH 和 IIL的区别一般不大，而且电流往往都处于 uA 级，对于我们一般选择的 1K 到 10K的电阻，压降不大，所以不需要过多考虑。
　　当一个电阻对多个输入管脚设置电平时，必须将 I IH 和 I IL 乘以输入管脚的个数。
　　
　　17、ISPMACH4000系列EPLD和CycloneFPGA外围的下拉电阻
　　对于 ISP MACH 4000 型 EPLD，我们推荐使能全局上拉以简化设计。
　　Cyclone 型 FPGA 在未加载时，内部弱上拉使能。内部上拉强度随着温度的变化会有较大的变化，当温度低时上拉电流较大。在某主控单板上 Cyclone 输出其他单板的复位控制信号，采用了 10K 的电阻下拉，确保未下载逻辑时输出低电平（复位无效）。在低温试验中，复位该主控单板会导致全框受控单板复位，经分析确定为低温下内置上拉电流增大，导致 10K 电阻不能够将信号线拉低。
　　在某接口板中，低温下复位备用单板会导致主用单板工作异常，也定位为 Cyclone 输出的状态信号采用 10K 电阻下拉，在 FPGA 重新配置时内置上拉电阻导致主备状态信号输出高电平所致。
　　18、与背板相连的普通逻辑电平信号，如非特别要求，需要采用串接电阻
　　对于总线型应用等场合或者信号完整性特殊要求的场合，对电阻的取值和串联与否可以灵活处理，以信号完整性优先 信号完整性优先。例如对于驱动很多负载的总线型应用，串联 33 欧姆电阻导致信号上升沿缓慢，系统时序裕量小，可以考虑串联 5~10 欧姆的电阻提高一次波的幅度和上升斜率；在 3G 系统基带射频接口中，为了保证主备配置下的信号完整性问题，将 33 欧姆串阻放在了背板上，在射频接口板中驱动器靠近连接器放置而未加串阻。
　　对于双向的信号，如果本身器件布局很近且版面空间不允许，可以考虑将串阻合成为 1 个电阻处理，如下图所示。
　　
　　19、背板输入TTL/CMOS信号缓冲器须应用下拉电阻和串阻
　　从 3G 第二版开始，背板输入信号规定必须添加防止闩锁的串阻和防止信号线浮空的下拉电阻。
　　串 阻的大小为 100 欧姆，下拉电阻的大小为 10K。 采用 10K 欧姆下拉电阻是因为对于单个的 LVT 输入管脚，10K 电阻可以提供足够的电流保证输入 低电平，而对于总线型的信号，即使 10 块单板同时连接时，并联形成 1K 的下拉电阻对于驱动端不会造成很大的负载。
　　采用下拉电阻而不是上拉电阻，是为了防止当本单板上电而其他单板未上电时，通过上拉电阻向其 他单板提供电流，或者当信号线高电平而本单板未上电时，信号通过上拉电阻向本单板供电而造成指示 灯微亮等异常现象。
　　最初的产品设计约定规定为信号先过串阻，然后通过电阻下拉，如下图左所示。在系统调试中，我们认为采用如下图右所示的电路连接更加具有优势。在一些较复杂拓扑中，易于通过下拉电阻的调整实现对信号线的端接，具有更大的灵活性，并且不会产生两个电阻对输入信号分压的情况
　　
　　上图左边连接方式在布局时，必须注意两个电阻都必须靠近驱动器输入端放置，在右边的连接方式中，串联电阻必须靠近驱动器输入端防止，而下拉电阻放置位置没有特殊的要求，可以靠近连接器或者驱动器放置，放置时需要注意不造成传输线明显的不连续点。
　　有一些情况是例外，不能采用下拉电阻：槽位号，插板到位指示，各种背板的 ID 号设置。因为背板无源，所以这些信号在背板上只能采用悬空和接地的方式进行设置，这样单板上只能采用上拉电阻， 当背板信号线为悬空时，输入‘1’，当背板接地时，输入‘0’。