DFT和BIST在SoC设计中的应用

2011-12-15 09:53:14 6093 寄存器

0 虽然可测性设计(DFT)与内置自检(BIST)技术已在SoC(系统级芯片)设计中受到广泛关注，但仍然只是被看作“后端”的事。实际上，这些技术在器件整个设计周期中都非常重要，可以保证产品测试错误覆盖率最大以及测试时间最短。图1：一个典型的百万门复杂ASIC设计，包含有内核、嵌入式存储器、专用逻辑和通信接口电路如(图1)所示的设计需要较早在宏观上进行考虑，以得出最优DFT/BIST策略。比如嵌入式存储器模块要多大?它们是否要用片上处理器进行测试或者是否应采用BIST?处理器内核本身如何?它是可扫描的吗?它带有BIST吗?它能够被整合入总体芯片测试方案吗?针对片上专用逻辑，怎样才能取得可以接受的错误覆盖率?是用全扫描、准全扫描还是部分扫描等等。这些还只是SoC设计时需要考虑的部分因素。目前有许多电子设计自动化(EDA)工具可以自动完成大量的DFT、BIST和自动测试模式生成(ATPG)任务。利用适于Verilog和VHDL两种语言的寄存器转移级(RTL)可测性分析工具，设计人员可以自行检查所编写的代码，无需测试工程部门的帮助。常见的设计结构(如异步置位/复位电路、门级或内部生成时钟以及混合和时序反馈回路等)在测试生成过程中都可能会造成大问题，而这些问题可在逻辑综合(及后续步骤)之前发现并解决掉，这样以前为了达到一定错误覆盖率而需要进行重复设计的可能性就降低了，当然前提条件是在设计阶段要尽早考虑这些问题。图2：将早期DFT分析和BIST设计与功能电路设计同步进行，可以在无综合或无硅重复的情况下帮助获得较高的错误覆盖模型 (图2)是一种在早期就考虑DFT和BIST的设计流程图，它可以防止设计重复或者至少能减少重复的次数。当SoC设计包含有嵌入式存储器时，从测试的角度看有效处理这些模块的方法之一是利用存储器BIST。针对存储器BIST电路生成可综合Verilog或VHDL代码，并在IEEE-Std-1149.1(JTAG)兼容共享控制器上运行。所有这些工作都可用软件工具完成，无需设计或测试工程师手工进行。在非常复杂的设计中，要想获得较高的错误覆盖率需要对芯片的专用逻辑进行扫描--全扫描、准全扫描或部分扫描。扫描技术可用于从组合逻辑中分离出时序逻辑、切断反馈回路，以及提供更佳的电路可控性和可观察性等。其应用促成了结构化设计，并导致产生ATPG技术。一般情况下，扫描插入、排序和组合都在逻辑综合后进行，但最终内容必须首先在时序、功耗和硅片区域规划时考虑好。扫描技术最早出现于70年代，当时集成电路开始从小规模向中规模和大规模集成度发展，测试任务变得越来越困难，并且十分耗时。为便于使用ATPG技术，在功能设计中插入了用于替代时序逻辑的扫描结构。在测试模式下，这些可扫描的触发器和锁存器在4个专用管脚(1个测试数据输入，1个测试数据输出、2个扫描时钟)的控制下可以有效地将时序逻辑转换成ATPG需要的组合逻辑。对某个逻辑块(包括自行设计或第三方设计的IP内核)进行快速测试，可能也需要用到在逻辑BIST中所包含的电路，这只要用对了EDA工具完成起来不会很困难，特别是当EDA工具能使用这些内核和逻辑块中的嵌入式扫描数据时(无扫描数据时要取得完全器件错误覆盖率是相当困难的)。既然差不多每个器件都是一个较大组件的一部分，那么不论它是否是多芯片模块印刷电路板(PCB)组装件，在设计中一般都要包含边界扫描，并提供边界扫描语言(BSDL)文件用于“下一级装配流程”中。在芯片设计中包含边界扫描，以及在“下一级装配”中提供数据访问、测试模式选择和时钟输入/输出管脚等都可以减少使用物理“针床”而引起的在线测试设备夹具问题。更高级组装件的互联和结构完整性可通过电子方法进行检验(这些方法有些时候称为“硅针”法)，以取代在线测试。好的工具能够将这一过程缩短3到4周时间，并减少错误，同时与业界认可的IEEE-Std-1149.1操作方法兼容。策略均衡 DFT和BIST必须作为产品开发、市场和销售策略中的一部分予以考虑。太多DFT/BIST可能会削弱产品性能，而太少则会影响产品质量。然后还有工具方面的投资问题，要完成所有必需的设计任务，从最初的设计构思到综合、物理布局、版图设计，直至最后设计输出。钱应该用在哪里?客户和代工厂会采用哪种模式?是传统的ASIC模式还是最新的客户自用工具(COT)模式?设计公司和代工厂在逻辑综合、物理布线、静态时序分析及其它功能电路设计方面花费了大笔资金，可能高达30亿美元，然而目前在DFT和BIST上花费的就要少得多，只有约1亿美元。但是对质量没有把握的芯片能够交付使用吗?这些问题的答案对产品的成功非常重要。为了确保一定的测试覆盖率以及尽可能缩短产品测试时间，图3：DFT分析、BIST扫描和边界扫描应该与新的SoC集成电路功能设计同步进行 (图3)中的最后两个步骤也是必不可少的。这些智能ATPG含有处理组合与时序电路动作的算法，同时在必须添加功能向量并且进行分级时，与静态及动态方式版图压缩以及错误仿真结合。先进算法技术能够使复杂电路的错误仿真更为容易，特别是在错误仿真工具能用于增量和分布模式时。包含DFT和BIST的业务非常引人注目，今天的SoC设计在测试开发方面所花的时间可能要比实际功能电路开发更多，这样会导致丧失商机或产品成本升高。总之，要使新的IC设计具有全面可测试性的唯一方法就是开展早期RTL可测试性分析，并运用混合扫描、BIST和边界扫描技术。想知道效果吗?ATPG和错误仿真的错误覆盖率就是最好的答案。 1
2011-12-15 09:53:14　　评论淘帖0 举报相关推荐 • SoC芯片设计中的可测试性设计（DFT） 3091 • 景芯SoC项目之DFT debug 2146 • DFT扫描设计在控制芯片的测试中的应用 2376 • SOC芯片的DFT策略的可测试性设计 7060 • 汽车设计中的BIST基础设施 2120 • BIST在SoC片上嵌入式微处理器核上的应用 1677 • soc设计中的晶振是什么？晶振在SoC设计中的作用 1049 • 滑动DFT算法在功率谱估计中的应用 0 • 芯片设计测试中scan和bist的区别 4174 • 外设SPI在SOC设计中的应用 1000 1 个讨论