数字IC设计的工具有哪些？

　　数字IC设计的工具
　　数字IC设计过程中，EDA工具扮演了很重要的角色。IC设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。
　　一、设计输入（designinput）
　　用vhdl或者是verilog语言来完成逻辑功能描述，生成hdl代码
　　1、语言输入工具：
　　SUMMITVISUALHDL
　　MENTORRENIOR
　　2、图形输入：
　　composer（cadence）;
　　viewlogic（viewdraw）
　　二、功能仿真（funcTIonalsimulaTIon）
　　将hdl代码进行先前逻辑仿真，验证功能描述是否正确
　　1、数字电路仿真工具：
　　Verolog：CADENCEVerolig-XL
　　SYNOPSYSVCS
　　MENTORModle-sim
　　VHDL：CADENCENC-vhdl
　　SYNOPSYSVSS
　　MENTORModle-sim
　　三、逻辑综合（synthesistools）
　　逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门延迟（gatesdelay）反标到生成的门级网表中，返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。
　　综合工具：
　　CADENCEBuiltgatesEnvisiaAmbit
　　SYNOPSYSDesignCompileBehavialCompiler
　　四、静态时序分析（staTIcTImminganalyze）
　　SynopsysPrimeTime
　　PoweranalysisWattSmith
　　五、layout生成和自动布局布线（autoplane&route）
　　将网表生成具体的电路版图
　　layout工具：CADENCEDracula，Diva
　　六、物理验证（physicalvalidate）和参数提取（LVS）
　　ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序工具：
　　CADENCE：DRECULA
　　AVANTI：STAR-RC
　　在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。