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Verilog生成PWM信号

750 FPGA Verilog
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如何在FPGA中用veriloG代码产生两路占空比一定的互补PWM信号
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2020-11-18 22:12:47   评论 分享淘帖 邀请回答

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本帖最后由 卿小小_9e6 于 2020-11-21 17:03 编辑

参考上述第一个链接,做代码修改,其中时钟模块(100MHz转120MHz)需要根据自己的软件环境进行IP配置。

  1. 针对120kHz情况,如果改动占空比,只需要调整pwm_120kHz_duty45.v的54行参数即可(占空比0.45设置为45,占空比0.8设置为80),测试OK。
  2. 理论上讲也可以改变输出频率,只需要调整 pwm_120kHz_duty45.v的53行参数即可。未仿真验证。
复制代码

仿真时间50us。

附仿真图及代码:



最佳答案
pwm_120kHz_duty45-SIM_50us_OK.png
pwm_120kHz_duty80-SIM_50us_OK.png

pwm_120kHz_duty45.v

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pwm_sim.v

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2020-11-18 22:12:48 1 评论

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  1. https://bbs.elecfans.com/jishu_1856120_1_1.html
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  1. https://bbs.elecfans.com/jishu_1929443_1_1.html

  2. https://bbs.elecfans.com/jishu_1890462_1_1.html
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2020-11-19 09:43:31 2 评论

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