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Blackfin嵌入式处理器介绍

2020-10-9 17:03:34  90 嵌入式
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特征
高达400兆赫的高性能Blackfin处理器;两个16位mac,两个40位alu,四个8位视频alu,40位移位器;类似RISC的寄存器和指令模型,便于编程和编译器友好支持;高级调试、跟踪和性能监视;工作电压范围广;适合汽车应用;168球CSP_BGA或176铅LQFP_EP(带外露衬垫);MEMORY;116K字节的片上存储器;支持SDRAM的无胶外存储器控制器;异步8位和16位存储器;可选16M位SPI闪存,带引导选项;从内部SPI闪存、OTP内存、外部SPI/并行内存或从SPI/UART主机设备灵活启动选项;密码安全与密码箱安全技术;一次性可编程存储器;提供存储器保护的存储器管理单元。
外围设备
支持IEEE 1588的符合IEEE 802.3标准的10/100以太网MAC(仅限ADSP-BF518/ADSP-BF518F16);并行外围接口(PPI),支持ITU-R 656视频数据格式;2个双通道、全双工同步串行端口(运动型),支持8个立体声I2S通道;12个外围dma,2个由以太网MAC控制;带外部请求行的2个内存到内存dma事件处理程序,具有56个中断输入2个串行外围接口(SPI);用于MMC、SD、SDIO和CE-ATA的可移动存储接口(RSI)控制器;2个支持IrDA的uart;2线接口(TWI)控制器;八个32位定时器/计数器,支持脉宽调制;三相16位中心PWM单元;32位通用计数器;实时时钟(RTC)和看门狗定时器;32位核心计时器;40个通用I/O(GPIO);调试/JTAG接口;能倍频的片上锁相环。

一般说明
ADSP-BF512/ADSP-BF514/ADSP-BF514F16/adspbf5116/ADSP-BF518/ADSP-BF518F16处理器是Blackfin系列产品的一员,集成了模拟设备/英特尔微信号体系结构(MSA)。Blackfin处理器将双MAC最先进的信号处理引擎、干净、正交的RISC微处理器指令集以及单指令、多数据(SIMD)多媒体功能的优点结合到一个单指令集体系结构中。
这些处理器与其他Blackfin处理器完全代码兼容。

通过集成一组丰富的业界领先的系统外围设备和内存,Blackfin处理器是下一代应用程序的首选平台,这些应用程序需要RISC(类似于可编程性、多媒体支持和前沿信号处理)的集成包。
便携式低功耗架构
Blackfin处理器提供世界级的电源管理和性能。它们采用低功耗和低电压的设计方法,具有片上动态电源管理功能,即能够改变电压和工作频率,从而显著降低总体功耗。与仅仅改变操作频率相比,这种能力可以显著降低功耗。这使得便携式设备的电池寿命更长。
系统集成
ADSP-BF51x处理器是下一代嵌入式网络连接应用的achip解决方案上高度集成的系统。通过将行业标准接口与高性能信号处理核心相结合,可以快速开发成本效益高的应用程序,而无需昂贵的外部组件。系统外围设备包括一个支持IEEE-1588的符合IEEE标准的802.3 10/100以太网MAC(仅限ADSP-BF518/ADSP-BF518F16)、一个RSI控制器、一个TWI控制器、两个UART端口、两个SPI端口、两个串行端口(SPORTs)、九个通用32位定时器(八个具有PWM功能)、用于电机控制的三相PWM、一个实时时钟,一个看门狗定时器和一个并行外围接口(PPI)。
BLACKFIN 处理器核心
如图2所示,Blackfin处理器核心包含两个16位乘法器、两个40位累加器、两个40位ALU、四个视频ALU和一个40位移位器。计算单元处理来自寄存器文件的8位、16位或32位数据。
计算寄存器文件包含八个32位寄存器。当对16位操作数数据执行计算操作时,寄存器文件作为16个独立的16位寄存器运行。计算操作的所有操作数都来自多端口寄存器文件和指令常量字段。
每个MAC可以在每个周期中执行16位乘以16位的乘法,将结果累加到40位累加器中。支持有符号和无符号格式、舍入和饱和。
ALU对16位或32位数据执行一组传统的算术和逻辑操作。此外,还包括许多特殊指令,以加速各种信号处理任务。这些操作包括位操作,如字段提取和总体计数、模232乘法、除法原语、饱和和舍入以及符号/指数检测。视频指令集包括字节对齐和打包操作、带剪裁的16位和8位加法、8位平均操作和8位减法/绝对值/累加(SAA)操作。还提供了比较/选择和矢量搜索指令。

对于某些指令,可以在寄存器对(计算寄存器的16位高半部分和16位低半部分)上同时执行两个16位ALU操作。如果使用第二个ALU,则可以执行四个16位操作。
40位移位器可以执行移位和旋转,用于支持规范化、字段提取和字段存放指令。
程序序列器控制指令执行的流程,包括指令对齐和解码。对于程序流控制,sequencer支持PC相对和间接条件跳转(带有静态分支预测)和子例程调用。提供硬件以支持零开销循环。体系结构是完全互锁的,这意味着程序员在执行具有数据依赖性的指令时不需要管理管道。
地址运算单元提供两个地址,用于同时从存储器中进行双回迁。它包含一个多端口寄存器文件,由四组32位索引、修改、长度和基址寄存器(用于循环缓冲)和八个额外的32位指针寄存器(用于C型索引堆栈操作)组成。
Blackfin处理器支持改进的哈佛架构和层次化的内存结构。一级(L1)存储器通常以全处理器速度运行,很少或没有延迟。在L1级,指令存储器仅保存指令。两个数据存储器保存数据,专用的草稿行数据存储器存储堆栈和局部变量信息。
此外,还提供了多个L1内存块,提供SRAM和高速缓存的可配置组合。内存管理单元(MMU)为可能在核心上运行的单个任务提供内存保护,并可以保护系统寄存器不受意外访问。
该体系结构提供了三种操作模式:用户模式、管理模式和仿真模式。用户模式限制了对某些系统资源的访问,从而提供了一个受保护的软件环境,而管理模式对系统和核心资源的访问是不受限制的。
Blackfin处理器指令集已经过优化,因此16位操作码代表了最常用的指令,从而产生了极好的编译代码密度。复杂的DSP指令被编码成32位操作码,表示功能齐全的多功能指令。Blackfin处理器支持有限的多发能力,其中32位指令可以与两个16位指令并行发出,允许程序员在一个指令周期内使用许多核心资源。
Blackfin处理器汇编语言使用代数语法,便于编码和可读性。该架构已被优化用于与C/C++编译器一起使用,从而导致快速和高效的软件实现。
存储器结构
ADSP-BF51x处理器使用32位地址将内存视为单个统一的4G字节地址空间。所有资源,包括内部存储器、外部存储器和I/O控制寄存器,都占用这个公共地址空间的单独部分。该地址空间的存储器部分以分层结构布置,以提供一些非常快、低延迟的片上存储器(如cache或SRAM)和较大、较低成本和性能的片外存储器系统的良好成本/性能平衡。内部和外部内存空间的内存映射如图3所示。

片上L1存储器系统是Blackfin处理器可用的最高性能存储器。通过外部总线接口单元(EBIU)访问的片外存储器系统提供SDRAM、闪存和SRAM的扩展,可选地访问高达132M字节的物理存储器。
存储器DMA控制器提供高带宽数据移动能力。它可以在内部存储器和外部存储器空间之间执行代码或数据的块传输
内部(片上)存储器
ADSP-BF51x处理器有三块片上存储器,提供对内核的高带宽访问。
第一个块是L1指令存储器,由48K字节的SRAM组成,其中16K字节可以配置为四路集合关联缓存。此内存以处理器的最高速度访问。
第二个片上存储器块是L1数据存储器,con-最多支持两个组,每个组最多32K字节。每个内存库都是可配置的,提供缓存和SRAM功能。此内存块以全处理器速度访问。
第三个内存块是4K字节的scratchpad SRAM,其运行速度与L1内存相同,但只能作为数据SRAM访问,不能配置为高速缓存。
外部(片外)存储器
外部存储器通过EBIU访问。这个16位接口提供了到同步DRAM(SDRAM)以及多达四个异步存储设备(包括flash、EPROM、ROM、SRAM和内存映射I/O设备)的无胶连接。
SDRAM控制器可编程为接口高达128M字节的SDRAM。可以为每个SDRAM内部银行打开单独的行,SDRAM控制器最多支持四个内部SDRAM银行,从而提高整体性能。
异步存储器控制器可以编程控制多达四组设备,具有非常灵活的定时参数,可用于多种设备。无论使用的设备大小如何,每个存储组都占用一个1兆字节的段,因此只有在每个存储组都充满1兆字节的内存时,这些存储组才是连续的。
闪存
ADSP-BF51xF处理器在连接到SPI0的处理器包中包含一个SPI闪存(图4)。
SPI闪存的容量为16M位。还包括对软件写入保护、快速擦除和字节程序的支持。
处理器内部连接到闪存芯片SPI0SCK、SPI0SEL4或PH8、SPI0MOSI和SPI0MISO信号类似于外部SPI闪存(有关信号说明,请参阅表2)。为了进一步提供安全的处理环境,这些内部连接的信号不会暴露在包外。因此,ADSP-BF51xF闪存的编程是通过在处理器上运行代码来执行的,不能从外部信号进行编程。SPI闪存和处理器之间的数据传输无法从外部探测。闪存具有以下附加功能。
•与模式0兼容的串行接口架构SPI和模式3
•灵活的擦除功能统一的4K字节扇区和统一的64K字节覆盖块
•快速擦除和字节程序芯片擦除时间=11.2秒(典型),扇区/块擦除时间=70/350 ms(典型)字节程序时间=15μS(典型)
•通过状态寄存器中的块保护位进行软件写保护写保护


一次性可编程存储器
处理器有64K位一次性可编程非易失性存储器,开发人员只能对其编程一次。它包括支持读访问和编程的数组和逻辑。此外,它的页面可以写保护。
OTP存储器允许公共和私有数据存储在芯片上。除了为需要安全性的应用程序存储公钥和私钥数据外,OTP还允许开发人员存储完全可由用户定义的数据,如客户ID、产品ID和MAC地址。因此,可以提供通用部件,然后由开发人员在这个非易失性存储器中对其进行编程和保护。
I/O内存空间
处理器不定义单独的I/O空间。所有资源都通过平面32位地址空间映射。片上I/O设备将其控制寄存器映射到4G字节地址空间顶部附近的地址处的内存映射寄存器(MMR)。它们被分成两个较小的块,一个包含所有核心功能的控制mmr,另一个包含核心外部芯片外设的设置和控制所需的寄存器。mmr只能在supervisor模式下访问,并显示为片上外围设备的保留空间。
从ROM启动
处理器包含一个小的片上引导内核,它配置了合适的外设来引导。如果处理器配置为从引导ROM内存空间引导,则处理器开始从片上引导ROM执行。有关更多信息,请参阅第15页的引导模式。
事件处理
事件控制器处理处理器的所有异步和同步事件。处理器提供支持嵌套和优先级的事件处理。嵌套允许多个事件服务例程同时处于活动状态。优先级排序确保高优先级事件的服务优先于低优先级事件的服务。
控制器支持五种不同类型的事件:
•仿真仿真事件导致处理器进入仿真模式,允许通过JTAG接口命令和控制处理器。
•重置此事件重置处理器。
•不可屏蔽中断(NMI)-NMI事件可由软件看门狗定时器或NMI输入信号生成至处理器。NMI事件通常用作断电指示器,以启动系统的有序关机。
•与程序流同步发生的异常事件;也就是说,在允许指令完成之前发生异常。数据对齐冲突和未定义的指令等条件会导致异常。
•中断与程序流异步发生的事件。它们是由输入信号、定时器和其他外围设备以及显式软件指令引起的。
每个事件类型都有一个关联的寄存器来保存返回地址和一个关联的事件指令返回。当事件被触发时,处理器的状态保存在管理器堆栈中。
事件控制器由两个阶段组成:核心事件控制器(CEC)和系统中断控制器(SIC)。核心事件控制器与系统中断控制器一起工作,对所有系统事件进行优先级排序和控制。概念上,来自外围设备的中断进入SIC,然后直接路由到CEC的通用中断。
核心事件控制器(CEC)
除了专用中断和异常事件外,CEC还支持9个通用中断(IVG15–7)。在这些通用中断中,建议为软件中断处理程序保留两个最低优先级的中断(IVG15-14),留下七个优先级的中断输入来支持处理器的外围设备。对CEC的输入,在事件向量表(EVT)中标识它们的名称,并列出它们的优先级,在ADSP-BF51x Blackfin处理器硬件参考手册“系统中断”一章中描述。
系统中断控制器(SIC)
系统中断控制器提供从许多外围中断源到CEC的优先级通用中断输入的事件映射和路由。尽管处理器提供了一个默认的映射,但是用户可以通过将适当的值写入中断分配寄存器(SIC_IARx)来改变中断事件的映射和优先级。请参阅ADSP-BF51x Blackfin处理器硬件参考手册“系统中断”一章,了解到SIC的输入和到CEC的默认映射。
SIC通过提供三对32位中断控制和状态寄存器来进一步控制事件处理。每个寄存器包含一个对应于每个外围中断事件的位。有关更多信息,请参阅ADSP-BF51x Blackfin处理器硬件参考手册“系统中断”一章。
DMA控制器
ADSP-BF51x处理器有多个独立的DMA通道,支持自动数据传输,处理器核心的开销最小。DMA传输可以发生在处理器的内部存储器和任何可数据存取的外围设备之间。另外,DMA传输可以在任何支持DMA的外围设备和连接到外部存储器接口的外部设备之间完成,包括SDRAM控制器和异步存储器控制器。支持DMA的外设包括以太网MAC、RSI、SPORTs、SPIs、UARTs和PPI。每个支持DMA的外设至少有一个专用DMA信道。
处理器的DMA控制器支持一维(1-D)和二维(2-D)DMA传输。DMA传输初始化可以从寄存器或称为描述符块的参数集实现。
二维DMA功能支持任意行和列大小(最多64K个元素乘以64K个元素),任意行和列步长(最多±32K个元素)。此外,列步长可以小于行步长,从而允许实现交错数据流。此功能在视频应用程序中特别有用,在这些应用程序中,数据可以在运行中被解交错。
DMA控制器支持的DMA类型的示例包括:
•一个单独的线性缓冲器,完成后停止
•一个循环的、自动刷新的缓冲区,中断每个满缓冲区或部分满缓冲区
•使用描述符链表的1-D或2-D DMA
•使用描述符数组的二维DMA,仅指定公共页中的基本DMA地址
除了专用外设DMA信道外,还有两个存储器DMA信道,用于在处理器系统的各个存储器之间传输数据。这使得在任何存储器(包括外部SDRAM、ROM、SRAM和flash存储器)之间传输数据块的处理器干预最小。存储器DMA传输可以通过非常灵活的基于描述符的方法或基于标准寄存器的自动缓冲机制来控制。
当与外部总线接口单元(EBIU)一起使用时,处理器还具有通过双外部DMA请求信号的外部DMA控制器能力。当外部fifo和高带宽通信外围设备需要高速接口时,可以使用此功能。它允许控制内存DMA的数据传输数量。每个边缘的传输数是可编程的。此功能可编程为允许存储器DMA在外部总线上相对于核心具有更高的优先级。
处理器外围设备
ADSP-BF51x处理器包含一组丰富的外围设备,通过多条高带宽总线连接到核心,提供了系统配置的灵活性以及出色的整体系统性能(见图2)。处理器包含专用的网络通信模块和高速串行和并行端口,一个中断控制器,用于灵活管理来自片上外围设备或外部源的中断,以及电源管理控制功能,使处理器和系统的性能和电源特性适合多种应用场景。
除通用I/O、旋转计数器、TWI、三相PWM、实时时钟和定时器外,所有外围设备均由灵活的DMA结构支持。也有单独的内存DMA通道专用于处理器的各种内存空间(包括外部SDRAM和异步内存)之间的数据传输。多条片上总线提供足够的带宽,以使处理器核心与所有片上和外部外设上的活动一起运行。
实时时钟
实时时钟(RTC)提供了一组强大的数字手表功能,包括当前时间、秒表和闹钟。RTC由处理器外部的32.768khz晶体计时。RTC外围设备有一个专用的电源,因此即使处理器的其余部分处于低功耗状态,它也可以保持通电和计时。RTC提供多种可编程中断选项,包括每秒中断、分钟、小时或白天时钟计时、可编程秒表倒计时中断或在编程报警时间中断。
32.768khz的输入时钟频率被预分频器分成1hz的信号。计时器的计数器功能由四个计数器组成:60秒计数器、60分钟计数器、24小时计数器和32768天计数器。
启用时,当定时器输出与报警控制寄存器中的编程值匹配时,报警功能生成中断。有两个警报:第一个警报是一天中的某个时间。第二个闹钟是一天和一天中的某个时间。
秒表功能从编程值开始倒计时,分辨率为1秒。当秒表启用且计数器下溢时,会生成中断。
与其他外围设备一样,RTC可以在生成任何RTC唤醒事件时将处理器从睡眠模式唤醒。此外,RTC唤醒事件可以将处理器从深度睡眠模式唤醒或导致从休眠状态转换。
将RTC信号RTXI和RTXO与外部组件连接,如图5所示。

看门狗定时器
ADSP-BF51x处理器包括一个32位定时器,可用于实现软件看门狗功能。如果计时器在被软件重置之前过期,软件看门狗可以通过生成硬件重置、不可屏蔽中断(NMI)或通用中断来强制处理器进入已知状态,从而提高系统可用性。程序员初始化计时器的计数值,启用适当的中断,然后启用计时器。此后,软件必须在计数器从编程值计数为零之前重新加载计数器。这可以保护系统不处于未知状态,在这种状态下,通常会重置计时器的软件由于外部噪声条件或软件错误而停止运行。
如果配置为生成硬件重置,看门狗计时器将重置核心和处理器外围设备。复位后,软件可以通过询问看门狗定时器控制寄存器中的状态位来确定看门狗是否是硬件复位的源。
计时器由系统时钟(SCLK)以最大频率fSCLK进行计时。
计时器
在ADSP-BF51x处理器中有九个通用可编程定时器单元。八个定时器有一个外部信号,可以配置为脉冲宽度调制器(PWM)或定时器输出,作为定时器时钟的输入,或作为测量脉冲宽度和外部事件周期的机制。这些计时器可以与外部时钟输入同步到其他几个相关联的PF信号、外部时钟输入同步到PPI-CLK输入信号或内部SCLK。
定时器单元可与两个uart一起使用,以测量数据流中脉冲的宽度,从而为相应的串行信道提供软件自动波特率检测功能。
定时器可以产生对处理器核心的中断,为同步提供周期性事件,无论是对系统时钟还是对外部信号的计数。
除了八个通用可编程定时器外,还提供了第九个定时器。这个额外的计时器由内部处理器时钟计时,通常用作生成操作系统周期性中断的系统时钟。
三相脉宽调制
这些处理器集成了一个灵活的可编程的三相PWM波形发生器,该波形发生器可编程生成所需的开关模式,以驱动用于交流感应(ACIM)或永磁同步(PMSM)电机控制的三相电压源逆变器。此外,该PWM块包含特殊功能,该功能大大简化了用于控制电子换相电机(ECM)或无刷直流电机(BDCM)所需的PWM开关模式的生成。软件可以实现开关磁阻电机(SRM)的特殊模式。三相PWM发电单元的特点是:
•基于16位中心的脉宽调制生成单元
•可编程脉宽调制脉冲宽度
•单/双更新模式
•可编程死区时间和开关频率
•两个补充实施,允许顺利过渡到完全开启和完全关闭状态
•将脉冲宽度调制产生同步到外部同步的可能性
•BDCM操作的特殊规定(交叉和输出启用功能)
•各种特殊开关磁阻(SR)工作模式
•输出极性和时钟选通控制
•专用异步脉冲宽度调制关闭信号
通用计数器
提供了一个32位GP计数器,该计数器可以感测通常由工业驱动器或手动指轮发出的2位正交或二进制代码。计数器也可以在通用的上/下计数模式下工作。然后,计数方向要么由电平敏感的输入信号控制,要么由两个边缘检测器控制。
第三输入可以提供灵活的零标记支持,并且可以替代地用于输入指轮的按钮信号。这三个信号都有可编程的去噪电路
转发给GP定时器单元的内部信号使一个定时器能够测量计数事件之间的间隔。当超过可编程计数值时,边界寄存器通过中断启用自动归零操作或简单的系统警告。
串行端口
ADSP-BF51x处理器包含两个用于串行和多处理器通信的双通道同步串行端口(SPORT0和SPORT1)。运动支持以下功能:
串行端口数据可以通过专用的DMA通道自动地在片上存储器/外部存储器之间传输。每个串行端口都可以与另一个串行端口一起工作,以提供TDM支持。在此配置中,一个运动提供两个传输信号,而另一个运动提供两个接收信号。帧同步和时钟是共享的。串行端口以五种模式工作:
•标准的数字信号处理器串行模式
•多信道(TDM)模式
•I2S模式
•压缩I2S模式
•左对齐模式
串行外围接口(SPI)端口
处理器有两个SPI兼容端口(SPI0和SPI1),使处理器能够与多个SPI兼容设备通信。
SPI接口使用三个信号传输数据:两个数据信号(主输出从输入-MOSI,主输入从输出-MISO)和一个时钟信号(串行时钟–SCK)。SPI芯片选择输入信号(SPIxSS)允许其他SPI设备选择处理器,多个SPI芯片选择输出信号允许处理器选择其他SPI设备。SPI选择信号是重新配置的通用I/O信号。利用这些信号,SPI端口提供了一个全双工同步串行接口,它支持主/从模式和多主环境。
SPI端口波特率和时钟相位/极性是可编程的,它有一个集成的DMA通道,可配置为支持发送或接收数据流。SPI的DMA信道在任何给定时间只能为单向访问提供服务。
UART端口
处理器提供两个全双工通用异步收发(UART)端口,与PC标准UART完全兼容。每个UART端口提供一个简化的UART接口到其他外围设备或主机,支持全双工、支持DMA、异步传输串行数据。UART端口支持5到8个数据位,并且不支持奇偶校验。可选地,在多点总线(MDB)系统中,附加的地址位可以被传输到仅中断寻址节点。帧由一个、一个半、两个或两个半停止位终止。
UART端口支持通过Clear-To-Send(CTS)输入和Request-To-Send(RTS)输出(具有可编程断言FIFO级别)进行自动硬件流控制。
为了帮助支持本地互联网络(LIN)协议,一个特殊的命令使发送器将一个可编程位长的中断命令排队到传输缓冲区中。类似地,停止位的数目可以通过可编程帧间空间来扩展。
UART的功能进一步扩展,支持红外数据关联(IrDA?)串行红外物理层链路规范(SIR)协议。
2线接口(TWI)
处理器包括TWI模块,用于在多个设备之间提供简单的控制数据交换方法。TWI与广泛使用的I2C总线标准兼容。TWI模块提供了同时进行主从操作的能力,支持7位寻址和多媒体数据仲裁。TWI接口使用两个信号来传输时钟(SCL)和数据(SDA),并支持速度高达400k位/秒的协议。TWI接口信号与5V逻辑电平兼容。
此外,处理器的TWI模块与串行摄像机控制总线(SCCB)功能完全兼容,以便更容易地控制各种CMOS摄像机传感器设备。
可移动存储接口(RSI)
RSI控制器,可在ADSP-BF514/ADSPBF514F16/ADSP-BF516/ADSP-BF518/ADSP-BF518F16 pro上获得-cessors用作多媒体卡(MMC)、安全数字存储卡(SD卡)、安全数字输入/输出卡(SDIO)和CE-ATA硬盘驱动器的主机接口。下表描述了RSI控制器的主要功能。
•支持单个MMC、SD存储器、SDIO卡或CE-ATA硬盘驱动器
•支持1位和4位SD模式
•支持1位、4位和8位MMC模式
•支持4位和8位CE-ATA硬盘驱动器
•10信号外部接口,带时钟、命令和多达8条数据线
•使用其中一个数据信号进行卡检测
•从SCLK生成卡接口时钟
•SDIO中断和读取等待功能
•CE-ATA命令完成信号识别和禁用
10/100以太网MAC
ADSP-BF516和ADSP-BF518/ADSP-BF518F16程序-sors提供了通过支持10baset(10mbits/sec)和100baset(100mbits/sec)操作的嵌入式快速以太网媒体访问控制器(MAC)直接连接到网络的能力。处理器上的10/100以太网MAC外围设备完全符合IEEE 802.3-2002标准,并且它提供了可编程功能,旨在最小化处理器系统其余部分的监视、总线使用或消息处理。
一些标准功能包括:
•支持外部物理设备的MII和RMII协议
•全双工和半双工模式
•数据帧和封装:前导码、长度填充和FCS的生成和检测
•媒体访问管理(半双工操作):冲突和争用处理,包括控制冲突帧的重传和退避定时
•流量控制(全双工操作):产生和检测暂停帧
•站点管理:生成MDC/MDIO帧,以便对PHY寄存器进行读写访问
•工作模式和睡眠模式的工作范围,见第47页表43和第48页表44
•从传输到接收的内部环回一些高级功能包括:
•缓冲晶体输出到外部物理层,以支持单晶系统
•自动校验和计算Rx帧的IP报头和IP有效载荷字段
•独立的32位描述符驱动的接收和发送DMA信道
•通过DMA将帧状态传输到内存,包括帧完成信号量,以便在软件中进行有效的缓冲队列管理
•Tx-DMA支持MAC报头和有效负载的单独描述符,以消除缓冲区复制操作
•方便的帧对齐模式支持在14字节MAC报头之后在存储器中对封装的接收或发送IP分组数据进行32位对齐
•可编程以太网事件中断支持以下任何组合:
•选定的接收或发送帧状态条件
•物理中断条件
•检测到唤醒帧
•选定的MAC管理计数器处于半满状态
•DMA描述符错误
•47个MAC管理统计计数器,具有可选的读时清除行为和半最大值的可编程中断
•可编程接收地址过滤器,包括用于多播和/或单播帧的64位地址哈希表,以及用于广播、多播、单播、控制和损坏帧的可编程过滤器模式
•先进的电源管理,支持在低功耗睡眠模式下通过DMA与外部存储器进行接收和发送帧及状态的无人值守传输
•在magic packet或四个用户定义的唤醒帧过滤器中的任何一个时,系统从睡眠操作模式中唤醒
•支持802.3Q标记的VLAN帧
•可编程MDC时钟速率和前导码抑制
•在RMII操作中,七个未使用的信号可配置为其他用途的GPIO信号
支持IEEE 1588
IEEE 1588标准是一种用于网络化测控系统的精密时钟同步协议。ADSP-BF518/ADSP-BF518F16处理器包括对IEEE 1588的硬件支持和一个集成的精确时间协议同步引擎(PTP_TSYNC)。该引擎提供硬件辅助的时间戳,以提高PTP节点之间时钟同步的准确性。PTP_SYNC引擎的主要功能是:
•支持IEEE1588-2002和IEEE1588-2008标准
•硬件辅助时间戳,分辨率高达12.5ns
•锁调整
•可编程PTM消息支持
•专用中断
•可编程报警
•多个输入时钟源(SCLK、MII时钟、外部时钟)
•每秒可编程脉冲(PPS)输出
•辅助快照到时间戳外部事件
港口
由于丰富的外围设备集,处理器将许多外围信号分组到四个端口F、端口G、端口H和端口J。大多数相关的管脚/球由多个信号共享。端口用作多路复用器控件。
通用I/O(GPIO)
ADSP-BF51x处理器有40个双向通用I/O(GPIO)信号,分配给三个单独的GPIO模块PORTFIO、PORTGIO和PORTHIO、associ-分别与端口F、端口G和端口H连接。每个支持GPIO的信号通过多路复用方案与其他外围设备共享功能;但是,GPIO功能是设备通电时的默认状态。默认情况下,GPIO输出和输入驱动程序都不处于活动状态。每个通用端口信号可以通过端口控制、状态和中断寄存器的操作单独控制。
并行外围接口(PPI)
ADSP-BF51x处理器提供一个并行外围接口(PPI),可直接连接到并行模数转换器和数模转换器、ITU-R-601/656视频编解码器和其他通用外围设备。PPI由一个专用的输入时钟信号、多达三个帧同步信号和多达16个数据信号组成。
在ITU-R-656模式下,PPI接收并解析8位或10位数据元素的数据流。支持嵌入式前导码控制和同步信息的片上解码。
支持三种不同的ITU-R-656模式:
•仅活动视频模式PPI不读取活动视频结束(EAV)和活动视频开始(SAV)前导符号之间的任何数据,或垂直消隐间隔期间存在的任何数据。在此模式下,控制字节序列不存储到内存中;它们由PPI过滤。
•仅垂直消隐模式PPI仅传输垂直消隐间隔(VBI)数据,以及VBI线上的水平消隐信息和控制字节序列。
•整个字段模式通过PPI读取整个传入的比特流。这包括可以嵌入在水平和垂直消隐间隔中的活动视频、控制前导序列和辅助数据。
尽管没有明确支持,但是ITU-R-656的输出功能可以通过在内存中设置整个帧结构(包括活动视频、消隐和控制信息)并以无帧同步模式将数据流输出PPI来实现。处理器的二维DMA特性通过允许静态帧缓冲区(消隐和控制代码)一次性放置在存储器中,并简单地以每帧为基础更新活动视频信息,促进了这种传输。
PPI的通用模式旨在适应各种各样的数据捕获和传输应用。这些模式分为四个主要类别,每个类别最多允许每个PPI-CLK周期16位的数据传输:
•通过内部生成的帧同步接收数据
•通过外部生成的帧同步接收数据
•通过内部生成的帧同步进行数据传输
•通过外部生成的帧同步进行数据传输
这些模式支持ADC/DAC连接,以及与硬件信令的视频通信。许多模式支持多个级别的帧同步。如果需要,可以在帧同步的断言和数据的接收/传输之间插入可编程延迟。
密码安全与密码箱安全技术
一个由硬件和软件混合组成的安全系统为客户提供了一套灵活而丰富的代码安全特性和密码箱安全技术。主要功能包括:
•OTP存储器
•唯一芯片ID
•代码验证
•安全操作模式
该安全方案基于使用基于标准的算法对数字签名进行身份验证的概念,并提供了一个安全的处理环境,在其中执行代码和保护资产。
动态电源管理
ADSP-BF51x处理器提供四种工作模式,每种模式具有不同的性能/功率配置文件。此外,动态电源管理还提供了动态改变处理器核心电源电压的控制功能,进一步降低了功耗。当配置为0 V核心电源电压时,处理器进入休眠状态。控制每个处理器外围设备的时钟也可以降低功耗。有关每个模式的电源设置摘要,请参见表3。

全开启工作模式最大性能
在全开模式下,PLL被启用且不被旁路,提供最大工作频率的能力。这是开机默认执行状态,在此状态下可以达到最大性能。处理器核心和所有启用的外围设备都以全速运行。
主动运行模式适度节能
在激活模式下,PLL被启用但被旁路。由于PLL被旁路,处理器的核心时钟(CCLK)和系统时钟(SCLK)以输入时钟(CLKIN)的频率运行。在这种模式下,可以改变CLKIN与CCLK的倍增比,尽管在进入完全开启模式之前,这些改变是无法实现的。DMA接入可用于适当配置的L1存储器。
在激活模式下,可以通过PLL控制寄存器(PLL U CTL)禁用PLL。如果禁用,在转换到完全打开或睡眠模式之前,必须重新启用PLL。
休眠工作模式高动态节能
睡眠模式通过禁用处理器核心的时钟(CCLK)来减少动态功耗。然而,PLL和系统时钟(SCLK)继续在此模式下工作。通常,外部事件或RTC活动会唤醒处理器。当处于睡眠模式时,断言唤醒会使处理器检测到PLL控制寄存器(PLL控制寄存器)中旁路位的值。如果禁用旁路,处理器将转换到完全打开模式。如果启用旁路,处理器将转换到活动模式。
睡眠模式下不支持对一级内存的系统DMA访问。
深度睡眠操作模式最大动态节能
深度睡眠模式通过禁用处理器核心(CCLK)和所有同步外围设备(SCLK)的时钟,最大限度地动态节能。异步外围设备(如RTC)可能仍在运行,但无法访问内部资源或外部内存。这种断电模式可以只能通过断言重置中断(reset)或由RTC生成的异步中断退出。当处于深度睡眠模式时,RTC异步中断会导致进程-或转换到活动模式。在深度睡眠模式下断言重置会导致处理器转换到完全开启模式。
休眠状态最大静态功耗节省
休眠状态通过禁用处理器核心(CCLK)和系统块(SCLK)的电压和时钟,最大限度地节省静态功耗。如果要保留处理器状态,则必须在断电前将内部存储的任何关键信息(例如内存内容、寄存器内容)写入非易失性存储设备。将b#00写入VR_CTL寄存器中的FREQ位也会导致EXT_WAKE信号转换为low,这可用于向外部电压调节器发出关闭信号。
由于VDDEXT仍在此模式下提供,除非另有规定,否则所有外部信号均为三态。这使得可以连接到处理器的其他设备仍然可以通电,而不会产生不必要的电流。
以太网模块可以使用外部唤醒信号向外部调节器发送唤醒信号。如果PF15不作为PHYINT信号到外部PHY设备,它可以被任何其他设备拉低以唤醒处理器。处理器也可以被实时时钟唤醒事件或断言唤醒-正在重置pin。所有休眠唤醒事件都会启动硬件重置序列。单个源由VR_CTL寄存器启用。提供外部唤醒信号以指示唤醒事件的发生。
除了VR-CTL和RTC寄存器外,所有内部寄存器和内存都会在休眠状态下丢失其内容。状态变量可以保存在外部SRAM或SDRAM中。VR-CTL寄存器中的SCKELOW位控制SDRAM是否在自刷新模式下工作,这允许它在处理器处于休眠状态时保留其内容,并通过随后的重置序列。
节电
如表4所示,处理器最多支持6个不同的电源域,这在保持符合行业标准和惯例的同时最大限度地提高了灵活性。通过将处理器的内部逻辑隔离到自己的电源域中,与RTC和其他I/O分离,处理器可以利用动态电源管理,而不影响RTC或其他I/O设备。对于不同的电源域没有排序要求,但所有的域必须根据处理器操作条件的适当规范表供电;即使不使用功能部件/外围设备。

处理器的动态电源管理特性允许动态控制处理器的输入电压(VDDINT)和时钟频率(fCCLK)。
处理器消耗的功率很大程度上是其时钟频率和工作电压平方的函数。例如,时钟频率降低25%,动态功耗降低25%,而电压降低25%,动态功耗降低40%以上。此外,这些功率节省是可加的,因为如果时钟频率和电源电压都降低了,则功率节省可以是显著的,如下面的等式所示:

式中变量为:
fCCLKNOM是标称核心时钟频率
fCCLKRED是降低的核心时钟频率
VDDINTNOM是标称内部电源电压
VDDINTRED是降低的内部电源电压
TNOM是在fCCLKNOM运行的持续时间
TRED是在fCCLKRED运行的持续时间
调压接口
ADSP-BF51x处理器需要一个外部电压调节器来为VDDINT域供电。为了减少休眠状态下的待机功耗,可以通过EXT_WAKE向外部电压调节器发送信号,以从处理器核心卸下电源。外部尾迹信号对于通电来说是高真值,并且可以直接连接到许多常见调节器的低真关断输入。
功率良好(PG)输入信号仅允许处理器在内部电压达到选定水平后启动。这样,外部调节器的启动时间在冬眠。有关PG功能的完整说明,请参阅ADSP-BF51x Blackfin处理器硬件参考。
时钟信号
ADSP-BF51x处理器可以由外部晶体、正弦波输入或从外部时钟振荡器导出的缓冲成形时钟进行时钟。
如果使用外部时钟,则它应为TTL兼容信号,在正常运行期间不得停止、更改或低于指定频率运行。此信号连接到处理器CLKIN信号。当使用外部时钟时,外部针/球必须保持未连接状态。
或者,因为处理器包括片上振荡器电路,所以可以使用外部晶体。对于基频操作,使用图6所示的电路。一个平行的谐振,基频,微处理器级晶体连接在CLKIN和XTAL引脚/球上。CLKIN引脚/球和XTAL引脚/球之间的片内电阻在500 kΩ范围内。通常不建议进一步并联电阻器。图6所示的两个电容器和串联电阻微调正弦频率的相位和振幅。
图6所示的电容器和电阻值仅为典型值。电容值取决于晶体制造商的负载电容建议和PCB物理布局。电阻值取决于晶体制造商指定的驱动电平。用户应根据对温度范围内多个设备的仔细调查来验证自定义值。
第三泛音晶体可用于25兆赫以上的频率。然后,如图6所示,通过添加调谐电感电路,对电路进行修改,以确保晶体仅在第三泛音处工作。在应用说明(EE-168)中,详细讨论了一种在A DSP-218x数字信号处理器上使用三次泛音晶体进行三次泛音运算的设计方法设备网站()-使用“EE-168”上的网站搜索CLKBUF信号是一个输出信号,它是输入时钟的缓冲版本。该信号在以太网应用中特别有用,用于限制系统中所需时钟源的数量。在这种类型的应用程序中25mhz或50mhz晶体可直接应用于处理器。然后,CLKBUF的25mhz或50mhz输出可以连接到外部以太网MII或rmi PHY设备。

Blackfin内核的时钟频率与片上外围设备不同。如图7所示,核心时钟(CCLK)和系统外围时钟(SCLK)是从输入时钟(CLKIN)信号导出的。片上PLL能够将CLKIN信号乘以可编程的5×到64×乘法因子(以指定的最小和最大VCO频率为界)。默认乘数为6×,但可以通过软件指令序列进行修改。
只需将频率写入PLL_DIV寄存器,即可实现动态频率变化。允许的最大CCLK和SCLK速率取决于外加电压VDDINT、VDDEXT和VDDMEM,VCO始终允许运行到零件速度等级指定的频率。CLKOUT信号将SCLK频率反射到片外世界。它属于SDRAM接口,但在其它时序规范中也起参考信号的作用。在默认情况下处于活动状态时,可以使用EBIU SDGCTL和EBIU AMGCTL寄存器禁用它。

所有的片上外围设备都由系统时钟(SCLK)进行计时。系统时钟频率可通过PLL_DIV寄存器的SSEL3–0位进行编程。在SSEL字段中编程的值定义了PLL输出(VCO)和系统时钟之间的分频比。SCLK除法器值为1到15。表5说明了典型的系统时钟比率。

注意,必须选择除数比以将系统时钟频率限制在fSCLK的最大值。通过将适当的值写入PLL除数寄存器(PLL_DIV),可以在没有PLL锁延迟的情况下动态更改SSEL值。
核心时钟(CCLK)频率也可以通过PLL_DIV寄存器的CSEL1–0位来动态改变。如表6所示,支持的CCLK除法器比率为1、2、4和8。这种可编程核心时钟功能对于快速核心频率修改非常有用。

最大CCLK频率不仅取决于零件的速度等级(见第67页),还取决于所施加的VDDINT电压。详见第23页表10。最大系统时钟速率(SCLK)取决于芯片包和应用的VDDINT、VDDEXT和VDDMEM电压(见第23页表12)。
启动模式
处理器有几个机制(如表7所示),用于在重置后自动加载内部和外部内存。启动模式由三个专用于此目的的BMODE输入位定义。有两种引导模式。在主引导模式下,处理器主动从并行或串行存储器加载数据。在从机引导模式下,处理器从外部主机设备接收数据。
表7中列出的引导模式提供了一些机制,用于在重置后自动加载处理器的内部和外部存储器。默认情况下,所有引导模式都使用最慢的有意义的配置设置。默认设置可以在启动时通过初始化代码功能更改,也可以在启动前通过正确的OTP编程更改。在上电复位和软件启动复位期间采样的复位配置寄存器的b模式位实现表7所示的模式。

•空闲/无引导模式(BMODE=0x0)-在此模式下,处理器进入空闲状态。空闲引导模式有助于从非法操作模式中恢复,例如当用户错误配置了OTP内存时。
•从8位或16位外部闪存启动(BMODE=0x1)-在此模式下,启动内核从地址0x2000 0000加载第一个块头,根据头中包含的指令,启动内核执行8位或16位启动,或在头提供的地址启动程序执行。默认情况下,所有配置设置都是为可能最慢的设备设置的(3周期保持时间、15周期R/W访问时间、4周期设置)。
ARDY默认不启用,但可以通过OTP编程启用。类似地,所有接口行为和计时都可以通过OTP编程定制。这包括激活突发模式或页面模式操作。在此模式下,属于异步接口的所有信号都在端口muxing级别启用。
•从内部SPI内存引导(BMODE=0x2)-处理器使用内部PH8 GPIO信号加载先前加载到连接到SPI0的16M位内部SPI闪存的代码。仅在ADSP-BF51xF处理器上可用。
•从外部SPI EEPROM或闪存(BMODE=0x3)启动-支持8位、16位、24位或32位可寻址设备。处理器使用PG15GPIO信号(在SPI0SEL2处)选择连接到SPI0接口的单个SPI EEPROM/flash设备;然后提交读取命令和连续地址字节(0x00),直到检测到有效的8位、16位、24位或32位可寻址设备。SSEL和MISO信号需要上拉电阻器。默认情况下,0x85值写入SPI0_波特寄存器。
•从SPI0主机设备(BMODE=0x4)引导-proces sor以SPI从机模式运行,配置为从SPI主机(主)代理接收LDR文件的字节。在主机中,HWAIT信号必须在每个发送字节之前被主机询问。上拉电阻器是SPI0SS输入上需要。对串行时钟的下拉可以提高信号质量和引导的健壮性。
•从OTP内存引导(BMODE=0x5)-这提供了一种独立的引导方法。引导流是从片上OTP存储器加载的。默认情况下,引导流应该从上的OTP页0x40开始,并且可以占用所有公共OTP内存,直到0xDF页。这是2560字节。因为起始页是可编程的,所以引导流的最大大小可以扩展到3072字节。
•从SDRAM启动(BMODE=0x6)-这是一个热启动场景,启动内核从地址0x0000 0010启动。SDRAM应该包含有效的引导流,SDRAM控制器必须由OTP设置配置。
•从UART0主机启动(BMODE=0x7)-使用自动波特握手序列,主机下载引导流格式的程序。主机在UART时钟功能中选择一个比特率。
执行autobaud时,UART要求RX0信号上有一个“@”(0x40)字符(八位数据、一个起始位、一个停止位、无奇偶校验位)来确定比特率。然后,UART用由4个字节(0xBF是UART0\u DLL的值,0x00是UART0\u DLH的值)组成的应答。然后主机可以下载引导流。为了阻止主机,Blackfin处理器用引导主机等待(HWAIT)信号通知主机。因此,主机必须在每个发送字节之前监视HWAIT。
对于每种引导模式,首先从外部存储器设备读取16字节的报头。头指定要传输的字节数和内存目标地址。任何启动序列都可以加载多个内存块。加载所有块后,程序从存储在EVT1寄存器中的地址开始执行。
在引导之前,预引导例程询问OTP内存。基于OTP编程,可以定制甚至禁用单独的引导模式。外部硬件,特别是引导主机可能会观察HWAIT信号,以确定预引导何时完成,引导内核何时开始引导过程。通过对OTP存储器进行编程,用户可以指示预引导程序也定制PLL、SDRAM控制器和异步接口。
引导内核区分了常规硬件重置和从hibernate唤醒事件,以便在以后的情况下加速引导。系统重置配置(SYSCR)寄存器中的位6-4可用于在软件重置的情况下绕过预引导例程和/或引导内核。在软件重置的情况下,它们还可以用来模拟从休眠引导唤醒。
启动过程可以通过“初始化代码”进一步定制。这是在常规应用程序启动之前加载和执行的一段代码。通常,这用于配置SDRAM控制器或通过管理PLL、时钟频率、等待状态或串行比特率来加速引导。
引导ROM还具有可由用户应用程序在运行时调用的C调用函数项。这使得第二阶段引导或引导管理方案能够轻松实现。
指令集说明
Blackfin处理器系列汇编语言指令集采用代数语法,易于编码和可读。这些指令经过了专门的调整,以提供一个灵活的、密集编码的指令集,它可以编译成非常小的最终内存大小。指令集还提供功能齐全的多功能指令,允许程序员在一条指令中使用许多处理器核心资源。加上许多在微控制器上经常看到的特性,这个指令集在编译C和C++源代码时非常有效。此外,该体系结构还支持用户(算法/应用程序代码)和主管(O/S内核、设备驱动程序、调试器、ISRs)两种操作模式,允许对核心处理器资源进行多级访问。
汇编语言利用了处理器独特的体系结构,具有以下优点:
•无缝集成的DSP/MCU功能针对8位和16位操作进行了优化。
•多问题加载/存储修改的哈佛架构,支持两个16位mac或四个8位alu加上两个加载/存储加上每个周期两个指针更新。
•所有寄存器、I/O和内存都映射到统一的4G字节内存空间中,提供了简化的编程模型。
•微控制器功能,例如任意位和位字段操作、插入和提取;8位、16位和32位数据类型上的整数操作;以及独立的用户和管理器堆栈指针。
•代码密度增强,包括16位和32位指令的混合(无模式切换,无代码分离)。常用指令以16位编码。
开发工具
模拟设备通过一整套软件和硬件开发工具支持其处理器,包括集成开发环境(包括CrossCore Embedded Studio和/或VisualDSP++)、评估产品、模拟器和各种软件插件。
集成开发环境(IDE)
对于C/C++软件编写和编辑、代码生成和调试支持,模拟设备提供了两种IDE。
最新的IDE CrossCore Embedded Studio基于Eclipse框架。它支持大多数模拟设备处理器系列,是未来处理器(包括多核设备)的首选IDE。CrossCore Embedded Studio无缝集成了可用的软件插件,以支持实时操作系统、文件系统、TCP/IP堆栈、USB堆栈、算法软件模块和评估硬件板支持包。
其他的模拟设备IDE,VisualDSP++,支持CrossCore嵌入式Studio发布之前引入的处理器系列。该IDE包括模拟设备VDK实时操作系统和开源TCP/IP协议栈。有关更多信息,请访问/visualdsp。请注意,VisualDSP++将不支持未来的模拟设备处理器。
EZ-KIT Lite评估板
对于处理器评估,模拟设备提供广泛的EZ-KIT Lite评估板。包括处理器和关键外设,评估板还支持片上仿真能力等评估和开发功能。还提供了各种EZ扩展器,这些扩展器是提供额外专门功能的子卡,包括音频和视频处理。有关更多信息,请访问并搜索“ezkit”或“ezextender”。
EZ-KIT Lite评估套件
以更经济有效的方式了解模拟设备处理器,模拟设备提供了一系列的EZKIT Lite评估工具包。每个评估套件包括一个EZ-kit Lite评估板、下载可用IDE评估版本的说明、USB电缆和电源。EZ-KIT Lite板上的USB控制器连接到用户PC的USB端口,使所选IDE评估套件能够模拟电路中的板上处理器。这允许客户下载、执行和调试EZ-KIT Lite系统的程序。它还支持车载闪存设备的电路内编程,以存储用户特定的启动代码,从而实现独立操作。随着CrossCore Embedded Studio或VisualDSP++的完整版本的安装(单独出售),工程师可以为支持的EZKit或任何使用支持的模拟设备处理器的自定义系统开发软件。
用于CrossCore Embedded Studio的软件加载项
模拟设备提供与CrossCore Embedded Studio无缝集成的软件插件,以扩展其功能并缩短开发时间。插件包括评估硬件的板支持包、各种中间件包和算法模块。这些加载项中的文档、帮助、配置对话框和编码示例在加载项安装后可通过CrossCore Embedded Studio IDE查看。
评估硬件的板支持包
EZ-KIT Lite评估板和EZ的软件支持-扩展子卡由称为板支持包(BSP)的软件加载项提供。bsp包含所需的驱动程序、相关的发行说明,并为给定的评估硬件选择示例代码。特定BSP的下载链接位于相关EZ-KIT或EZExtender产品的网页上。该链接位于产品网页的产品下载区域。
中间件包
模拟设备分别提供中间件插件,如实时操作系统、文件系统、USB堆栈和TCP/IP堆栈。有关详细信息,请参阅以下网页:
•/ucos3
•/ucfs
•/ucusbd
•/lwip
算法模块
为了加快开发速度,模拟设备提供了执行流行的音频和视频处理算法的插件。这些可与CrossCore Embedded Studio和VisualDSP++一起使用。有关更多信息,请访问并搜索“Blackfin软件模块”或“SHARC软件模块”。
设计与模拟器兼容的DSP板(目标)
对于嵌入式系统的测试和调试,模拟设备提供了一系列的模拟器。在每个JTAG DSP上,模拟设备提供IEEE 1149.1jtag测试访问端口(TAP)。使用这个JTAG接口可以方便地进行电路内仿真。模拟器通过处理器的TAP访问处理器的内部特性,允许开发人员加载代码、设置断点、查看变量、内存和寄存器。处理器必须停止以发送数据和命令,但一旦模拟器完成某个操作,DSP系统将设置为全速运行,而不会影响系统计时。模拟器要求目标板包含一个头部,该头部支持将DSP的JTAG端口连接到模拟器。
有关目标板设计问题的详细信息,包括机械布局、单处理器连接、信号缓冲、信号终端和模拟器吊舱逻辑,请参阅模拟设备网站()上的EE-68:模拟设备JTAG仿真技术参考-使用“EE-68”上的站点搜索。本文档定期更新,以跟上对模拟器支持的改进。
附加信息
以下描述ADSP-BF512/ADSP-BF514/ADSP-BF516/ADSP-BF518处理器(及相关处理器)的出版物可以在我们的网站上以电子方式访问:
•Blackfin处理器入门
•ADSP-BF51x Blackfin处理器硬件参考
•Blackfin处理器编程参考
•ADSP-BF512/BF514/BF514F16/BF516/BF518/BF518F16黑鳍处理器异常列表
相关信号链
信号链是一系列信号调节电子元件,它们接收输入(从采样实时现象或从存储数据中获取的数据),并将链的一部分的输出提供给下一部分。信号链通常用于信号处理应用中,以收集和处理数据或应用基于实时现象分析的系统控制。有关此术语和相关主题的更多信息,请参阅维基百科中的“信号链”条目或模拟设备网站上的EE术语表。
模拟设备通过提供设计为能够很好地协同工作的信号处理组件来简化信号处理系统的开发。网站上提供了一个查看特定应用程序和相关组件之间关系的工具。
实验室网站(/Circuits)电路中的应用信号链页面提供:
•各种电路类型和应用的信号链图形电路框图
•从每个链中的组件向下钻取到选择指南和应用程序信息
•采用最佳实践设计技术的参考设计
密码箱安全技术免责声明
包含锁盒安全技术的模拟设备产品由模拟设备担保,详见模拟设备标准销售条款和条件。据我们所知,当按照数据表和硬件参考手册规范使用密码箱安全技术时,它提供了实现代码和数据保护的安全方法。但是,模拟设备不能保证这项技术提供了绝对的安全性。因此,模拟设备在此声明明示和默示保证-盒子安全技术无法突破,妥协,或以其他方式规避在任何情况下,模拟装置都不负责数据、信息、物理财产或知识产权的任何损失、损坏、破坏或发布。
输出驱动电流
图39到图53显示了ADSP-BF51xF处理器输出驱动器的典型电流-电压特性。曲线表示输出驱动器的当前驱动能力。

试验条件
本数据表中出现的所有定时参数均在本节所述条件下测量。图54显示了交流测量的测量点(输出启用/禁用除外)。测量点VMEAS为VDDEXT/2或VDDMEM/2,对于VDDEXT/VDDMEM(标称)=1.8 V/2.5 V/3.3 V。

输出启用时间测量
当输出信号从高阻抗状态过渡到开始驱动时,将被视为已启用。
输出使能时间tENA是从参考信号达到高或低电压电平的点到输出开始驱动的点之间的间隔,如图55右侧所示。

测量的时间tENA_是从参考信号切换到输出电压达到VTRIP(高)或VTRIP(低)之间的间隔。对于VDDEXT(标称)=1.8 V,VTRIP(高)为0.95 V,VTRIP(低)为0.85 V。对于VDDEXT(标称)=2.5 V,VTRIP(高)为1.3 V,VTRIP(低)为1.2 V。对于VDDEXT(标称)=3.3 V,VTRIP(高)为1.7 V,V trip(低)为1.6v。时间tTRIP是从输出开始驱动到输出达到VTRIP(高)或VTRIP(低)跳闸电压的时间间隔。
时间tENA的计算如下所示:

如果启用了多个信号(如数据总线),则测量值为开始驱动的第一个信号的测量值。
输出禁用时间测量
当输出信号停止驱动,进入高阻抗状态,并从其输出的高电压或低电压开始衰减时,被认为是禁用的。输出禁用时间tDIS是tDIS_测量值与tDECAY之间的差值,如图55左侧所示。

母线上的电压衰减时间V取决于电容性负载CL和负载电流IL。这个衰减时间可以用以下方程来近似:

时间tDECAY用试验负载C和I计算,对于VDDEXT/VDDMEM(标称)=2.5v/3.3v,△V等于0.25v,对于VDDEXT/VDDMEM(标称)=1.8v。
测量的时间tDIS是从基准信号切换到输出电压从测量的输出高电压或输出低电压衰减△V的时间间隔。
系统保持时间计算示例
要确定特定系统中的数据输出保持时间,首先使用上面给出的公式计算tDECAY。选择V为ADSP-BF51x处理器的输出电压和需要保持时间的设备的输入阈值之间的差。CL是总线总电容(每个数据线),IL是总漏电或三态电流(每个数据线)。保持时间是tDECAY加上第29页定时规范中规定的各种输出禁用时间(例如,第33页SDRAM接口定时中所示的SDRAM写入周期的tDSDAT)。
电容性负载
输出延迟和保持基于所有球上平均6 pF的标准电容负载(见图56)。VLOAD等于(VDDEXT/VDDMEM)/2。图57至图68的图表显示了输出上升时间如何随电容而变化。给出的延迟和保持规范应根据这些数字得出的系数降额。这些图中的图形在所示范围之外可能不是线性的。

热特性
要确定应用印刷电路板上的结温,请使用:

式中:TJ=结温(℃)
TCASE=客户在顶部测量的外壳温度(℃)包裹中心。
ΨJT=来自表51
PD=功耗(见第25页的总功耗计算PD的方法)
θJA值用于包装比较并打印电路板设计注意事项。θJA可用于方程对TJ的阶近似:

式中:TA=环境温度(℃)
当需要外部散热片时,θJC值用于封装比较和印刷电路板设计考虑。
θJB值用于包装比较和印刷电路板设计考虑。
在表51中,气流测量符合jedec标准JESD51-2和JESD51-6,连接板测量符合JESD51-8。接头到外壳的测量符合MIL-STD-883(方法1012.1)。所有测量均使用2S2P JEDEC测试板。
LQFP_EP封装需要热跟踪方块和热通孔,以嵌入PCB中的接地平面。桨叶必须接地,以便按照数据表规范正确操作。更多信息请参考JEDEC标准JESD51-5。

图69显示了LQFP_EP lead配置的俯视图。图70显示了LQFP_EP lead配置的底视图。

图71显示了CSP BGA ball配置的俯视图。图72显示了CSP_BGA的底视图球形配置。

外形尺寸
图73中的尺寸以毫米为单位。


表面贴装设计
表56是作为PCB设计的辅助。有关工业标准设计建议,请参阅IPC-7351《表面安装设计的一般要求》和《地面模式标准》。

汽车产品
ADBF512W和ADBF518型号可用于控制制造,以支持汽车应用的质量和可靠性要求。注意,这些汽车模型可能有不同于商业模型的规格,设计者应审查产品请仔细阅读本数据表的“规格”部分。请联系您当地的ADI客户代表以获取特定的产品订购信息,并获取这些型号的特定汽车可靠性报告。

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