以简单的数字混频为例，介绍在FPGA程序设计中很重要的二进制原码、补码；有符号数、无符号数的问题。本文不是像课本那样介绍这些基础概念，而是介绍很实际的设计方法。 借助于数字混频这个设计，本文还会介绍用途非常广泛的Altera公司Quartus中的NCO IP核、Xilinx公司Vivado中的DDS Compiler IP核的具体使用方法。 混频原理混频就是把两个不同的频率信号混合，得到第三个频率。在模拟电路中经常见到的就是把接收机接收到的高频信号，经过混频变成中频信号，再进行中频放大，以提高接收机的灵敏度。 数字电路中最简单的混频便是两个信号做乘法，可以得到它们的和频信号与差频信号。数字混频在通信的调制、解调、DUC（数字上变频）、DDC（数字下变频）等系统中应用广泛。通常把其中一个信号称为本振信号（local oscillator），另一个信号称为混频器的输入信号。 程序设计本文的程序设计参考自杜勇老师的书《数字滤波器的matlab与FPGA实现-Altera/Verilog版》，对其中部分设计细节做了修改。杜勇老师的这个系列共有三本书，很推荐大家购买学习。不过可能由于篇幅有限，杜勇老师在书中对设计的一些细节和思想没有做详细介绍，博主在本文中和大家讨论讨论。 程序设计系统时钟5MHz，625kHz的输入信号与625kHz的本振信号做混频，根据混频原理会得到1.25MHz的和频信号与0Hz（直流），将直流滤除掉得到1.25MHz的有效信号。 设计的顶层模块接口如下所示： 程序中首先生成本振信号。Quartus和Vivado中都提供了类似功能的IP核：Vivado中叫DDS（Direct Digital Synthesizers）Compiler；Quartus中叫NCO（Numerically controlled oscillators）。下面以实例化NCO为例，具体的设计方法在下文讲解。wire [9:0] oc_sin;oc oc( .phi_inc_i (16'd8192), //相位增量，对应625kHz .clk (clk), .reset_n (rst_n), .clken (1'b1), //时钟允许信号 .fsin_o (oc_sin), //本振正弦信号 .out_valid (out_valid) //输出有效标志);接下来用乘法进行混频。我们都知道计算机中有带符号数signed和无符号数unsigned，还知道计算机经常以二进制补码的形式的表示带符号数。
在FPGA设计中，不管是Altera还是Xilinx，它们的IP核几乎都是采用二进制补码带符号数，也有很多的ADC、DAC芯片的数据接口也采用的是二进制补码。因此，在设计中，我们要清楚什么时候用什么数值表示法。
比如NCO的输出为带符号数二进制补码，假设混频的输入信号也是带符号数二进制补码，则在整个混频程序设计中都要保持这个数值表示方法，否则就会出错。
在下面的方法1中，再定义一个带符号的寄存器将输入信号转换为带符号数是很有必要的：“wire]
当然也可以用方法2，乘法器IP核可以选择计算方式是“signed”还是“unsigned”，将乘法器设置为signed也可以完成正确的计算。 接下来滤除混频后的直流信号。由于乘法的运算结果为带符号数，接下来的计算使用到的寄存器都应申明为signed。
需要强调的是，signed和unsigned的申明只是告诉设计的运算如何看待这个寄存器中的数，并不能改变寄存器的值。比如“11”这个值，如果申明为signed，运算将其视作-1，如果申明为unsigned，运算将其视作3。因为有符号数和无符号数的运算法则是不一样的，所以错误的申明会导致结果计算错误。 reg signed [19:0] m1,m2,m3,m4,m5,m6,m7;// 5MHz/625kHz=8; 缓存连续8个点的值always @ (posedge clk or negedge rst_n) if (!rst_n) begin m1 <= 20'd0; m2 <= 20'd0; m3 <= 20'd0; m4 <= 20'd0; m5 <= 20'd0; m6 <= 20'd0; m7 <= 20'd0; end else begin m1 <= mult; m2 <= m1; m3 <= m2; m4 <= m3; m5 <= m4; m6 <= m5; m7 <= m6; endwire signed [22:0] madd = mult+m1+m2+m3+m4+m5+m6+m7; //一个周期wire signed [19:0] mean = madd[22:3]; //舍掉低3bit，相当于除8，得到wire signed [19:0] mt = mult - mean; //滤除直流分量assign dout = mt;assign s_oc = oc_sin; endmodule上面滤除直流分量的方法并不通用，由于5Mhz的系统时钟是625kHz信号的8倍，所以连续8个点的平均值便是直流分量。不过程序设计思路还是可以学习，比如依次移位缓存数据、截高位做除法这些小技巧。
完整的Quartus工程（含testbench仿真）可以在这里下载：https://download.csdn.net/download/fpgadesigner/10447557
该testbench的编写方法在“Testbench编写指南（一）文件的读写操作”中：]在Quartus中打开该IP核，配置界面如下。后面的Quartus版本中将IP核集成到了qsys中，配置界面略有不同，但设置的参数之类的基本一样。
![]()
设定好相位累加器精度、角度分辨率、幅度精度、系统时钟和输出信号频率，便可以得到一个相位增量值（phase increment value），在实例化NCO模块时传入的便是这个值。实际的输出频率和设定的频率会存在一定误差，下方便展示了输出信号的频域和时域图形。总体来说设置比较简单。
如果需要仿真，在生成IP核前一定要在“Set up simulation”中选中“Generate Simulation Model”和“Generate netlist”，如下图所示。否则在导入ModelSim时会失败，无法进行仿真。
![]() DDS Compiler IP核的使用基本配置在Vivado中打开DDS]
同样设定系统时钟，Parameter]
pg141中给出了总线位宽与系统参数之间的转换关系公式。
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相位增量和相位偏移都可以设置为可编程的“Programmable”和“Streaming”方式，本设计只需要产生625kHz固定频率的本振信号，设置为“Fixed”即可（所需资源少）。在“Summary”中可以看到整个DDS系统的详细信息。 位宽问题需要提醒的是系统最终的实际信号位宽和总线接口位宽并不一致。IP核的位宽只会是8的倍数，多余的位数会移符号为填充，如下图所示。
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更直观的感受，看一个DDS Compiler IP核的仿真：
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可以看到相移虽然有16bit的位宽，但是有效的只有低10bit，高位都是符号为。为了更好的观察相位值，新建一个“virtual bus“，将低10bit加到bus中，如下图所示：
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可以清楚的看到相位和幅度之间的关系。 产生sin与cos信号很多系统中需要sin和cos信号（如解调系统中的本振信号），在DDS中设置为“Sine]如果需要生成带有可调初始相位（也叫相位偏移Phase Offset）的信号，在DDS中将“Phase Offset Programmability”设置为“Streaming”，IP核端口会增加一个PHASE输入通道，该通道数据总线的有效位宽与设置的频率分辨率（Frequency Resolution）有关，可以在Summary界面中看到位宽（Phase Width）。该数据总线与360°相位之间线性对应。比如Phase Width为16Bits，则0对应0°，FFFF对应360°，7FFF对应180°，以此类推。
NCO和DDS是经常用到的IP核，在后面的“FPGA数字信号处理“系列介绍的其它系统中，也会经常出现，因此需要熟悉掌握这两个IP核的使用。
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