Allegro技术如何助力EDA360目标的实现

　　全球设计创新领先企业Cadence设计系统公司日前发布了最新版的Allegro PCB与IC封装技术，提供了一些新功能，可以在芯片、SoC与系统开发方面大大提高了效率与设计的可预测性。新技术包括针对小型化设计的高级功能、独家提供的嵌入式电源分配网络分析功能、DDR3 design-in锦囊、增强型的协同设计功能，灵活的团队设计模式，帮助全球设计师解决效率问题。公司还宣布提供Allegro 16.5技术时，让用户能根据特定设计任务需求配置相应的高级功能，从而优化总持有成本。
　　“在EDA360目标宣布一周年即将到来之际，我们Allegro 16.5的发布能强化芯片、SoC与系统实现之间的关系——这是EDA360的三大关键原则，”Cadence高级副总裁兼CMO John Bruggeman说。“我们利用自己在PCB与IC封装设计领域的领先地位，推动一个真正的涵盖所有产品设计规范的端到端流程，在加快上市时间的同时为我们的客户提高效率与可盈利性。
　　全新Allegro 16.5特性与功能是为了让从事Silicon、SoC与系统设计工作的工程师们之间的协同设计与分析更加容易，并实现更具可预测性和效率更高的设计流程，提供高质量的终端产品。
　　Allegro提供了以约束驱动方式的系统实现
　　为了辅助系统开发者，Allegro 16.5版本提供了很多功能，实现更高的效率、可预测性，以及产品设计的闭合。这个版本的Allegro为内嵌元器件新增了规则约束驱动的流程，采用了尖端产品中所用的小型化设计的高级技术，比如智能手机、平板电脑和航空电子，从而实现更高层次的功能密度。过去，内置元件是通过手动方式进行布局与布线，但这种方式很容易出错，需要反复重来，也没有设计规则检查。Allegro技术可以通过约束驱动式方法，用一种更简单的方式对这些元件进行布局与布线。全新Allegro Power Delivery Network Analysis与Allegro PCB Editor完美结合，对完全布线的PCB进行全面的功率权衡。
　　“Allegro 16.5内嵌元件功能支持高级与传统内嵌元件生产方法，”泰利斯航空航天国防及安全公司后端工作站团队主管（ATDM）Christian Maudet说。“Cadence与我们紧密合作，了解PCB与IC封装高级内嵌技术的需要，并提供一个完全可操作的完整方法，超出了我们的预期。”
　　“过去18个月中，我们与Cadence合作，确保我们的共同客户在最新版Allegro中获得最大性能，支持我们的ECP技术，”AT & S高级封装ECP主管Mark Beesley说。“ECP用于确保电子设备的进一步小型化，与此同时以节约成本的方式提高临界信号的电子性能。”
　　DDR4和PCI Express 3.0等标准界面使用率的提高使得PCB上的时序闭合变得非常困难。最新的PCB互联设计规划选件使用一个Cadence专利所有的层级式提取，加上半自动方法，利用布线引擎的反馈，加快时序闭合。
　　Allegro最新的同步团队设计授权功能，通过分布式工程团队的强大功能与技术，还可以缩短生成设计意图的时间。
　　最新DDR3 PCB设计锦囊推进系统级芯片的实现
　　选择和集成能与封装和电路板实现相配合的SoC IP，一直以来就是芯片设计的挑战。从Allegro 16.5开始，Cadence能够实现，根据提供的封装与PCB板协同规划的SoC IP从而高效实现系统级芯片。该版本的发布将提供一款封装与PCB板协同规划的DDR3 SoC IP方法的工具包，提供一个从芯片IP到封装与电路板一致的快速实现之路。Cadence表示未来还将提供对其他协议的类似支持，例如最近公布的DDR4内存标准。
　　Allegro实现Encounter和Virtuoso协同设计的能力
　　Allegro技术建立于一种独特的芯片-封装-电路板协同设计方法，与来自Cadence Encounter数字实现系统和Virtuoso定制模拟产品线的流程直接双向综合，包括低功耗、混合信号、千兆赫、RF与SiP/3D-IC流程。Allegro产品提供了一个可升级的PCB与IC封装设计解决方案，利用一种约束与规则驱动型方法学，从逻辑设计授权到物理实现再到信号与功率的完整性分析。
　　最新系统级封装（SiP）分布式协同设计能力与Encounter数字实现系统及Virtuoso定制模拟系统相配合，实现跨地区、跨公司与跨团队设计，缩短封装优化和芯片设计的时间。
　　最新Allegro实现按需进行功能配置
　　最新Allegro配置（基于基本设计内核和各种选件）让设计团队能创造一个满足其特定需要的功能配置，不需要为他们不需要和用不上的额外功能付费。该选件为复杂的PCB与IC封装设计提供了可节约成本和可升级的解决方案。