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为什么当有一个key_add的下降沿的时候，hour会出现很多不规则的毛刺，难道不应该这么写吗？

2019-12-21 16:55:20 2078

1 module clock_test(clk, hour, minute, second, key_add, key_modify); input clk, key_add, key_modify; output [5:0] minute, second; output [4:0] hour; reg [4:0] hour = 0; reg minute_flag = 0, hour_flag = 0; reg [1:0] st = 0; reg [5:0] minute = 0, second = 0; always @(negedge clk or negedge key_add) if(!key_add) hour <= (hour + 1) % 24; else if(!clk) begin second <= (second + 1) % 60; if(second == 0) minute_flag <= 1; else minute_flag <= 0; if(minute_flag) begin minute_flag <= 0; minute <= (minute + 1) % 60; if(minute == 0) hour_flag <= 1; else hour_flag <= 0; end else minute <= minute ; if(hour_flag) begin hour_flag <= 0; hour <= (hour + 1) % 24; end else hour <= hour; end endmodule 复制代码使用的clk时钟是2kHz的时钟，key_add是手动按下的低脉冲，使用modelsim仿真的时候出现，下面的情况: 1 FPGA问题.png (49.05 KB, 下载次数: 9)
2019-12-21 16:55:20　　 3 评论淘帖0 举报相关推荐 • 物联网这么大，您不应该只是看看！ 790 • 为什么覆铜的时候会出现这种不规则的情况？ 2449 • 为什么现在不应该购买比特币 1818 • AI为什么不应该改变一切? 1303 • AI不应该把所有桌子都掀了 70 • CTO到底应不应该写代码？听听硅谷大神们怎么说 1558 • PCB设计表面到底应不应该敷铜？ 2031 • 上升沿和下降沿是什么意思上升沿和下降沿有何作用 15437 • 程序员应不应该接私活 2146 • C语言中到底应不应该使用goto语句 6780 3 条评论卿小小_9e6 2019-12-21 17:11 TB代码呢？代码初步看好像有问题，暂时没精力写仿真代码，周一再回复你。赞回复举报陈浩杰回复卿小小_9e6： 2019-12-21 17:39 `timescale 10ns/1ns module digital_test_TB(); //进行整体测试 reg clk_TB, key_start_TB, key_modify_TB, key_add_TB; wire [5:0] bits_TB; wire [5:0] minute_TB, second_TB; wire [4:0] hour_TB; initial begin #0 clk_TB = 0; key_start_TB = 1; key_modify_TB = 1; key_add_TB = 1; #50 key_start_TB = 0; //一个key_start下降沿，启动时钟信号 #50 key_add_TB = 0; //一个key_add的下降沿将产生一个对小时的加一 #50 key_add_TB = 1; #50 key_add_TB = 0; //一个key_add的下降沿，将对分钟进行加一 #50 key_add_TB = 1; #500000 $stop; end always #10.416 clk_TB = ~clk_TB; digital_clock U1(.clk(clk_TB), .bit(bits_TB), .key_add(key_add_TB), .key_modify(key_modify_TB), .minute(minute_TB), .second(second_TB), .hour(hour_TB), .key_start(key_start_TB)); endmodule 赞回复举报陈浩杰回复卿小小_9e6： 2019-12-21 17:40 上面是TB代码，还望大佬帮帮忙赞回复举报 2 个讨论

0 `timescale 10ns/1ns module digital_test_TB(); //进行整体测试 reg clk_TB, key_start_TB, key_modify_TB, key_add_TB; wire [5:0] bits_TB; wire [5:0] minute_TB, second_TB; wire [4:0] hour_TB; initial begin #0 clk_TB = 0; key_start_TB = 1; key_modify_TB = 1; key_add_TB = 1; #50 key_start_TB = 0; //一个key_start下降沿，启动时钟信号 #50 key_add_TB = 0; //一个key_add的下降沿将产生一个对小时的加一 #50 key_add_TB = 1; #50 key_add_TB = 0; //一个key_add的下降沿，将对分钟进行加一 #50 key_add_TB = 1; #500000 $stop; end always #10.416 clk_TB = ~clk_TB; digital_clock U1(.clk(clk_TB), .bit(bits_TB), .key_add(key_add_TB), .key_modify(key_modify_TB), .minute(minute_TB), .second(second_TB), .hour(hour_TB), .key_start(key_start_TB)); endmodule

2019-12-21 17:39:18 评论举报 1^# 陈浩杰

1 //--------------------------------------------------------------------------- a. “always #10.416 clk_TB = ~clk_TB;”的时钟是2kHz嚒？ b. TB文件例化的名字digital_clcok和Verilog代码名字不一致…… c. 我理解的功能是按下key_add后，时钟暂停。以此做如下测试： //--------------------------------------------------------------------------- clock_sim_v1.0.png (110.35 KB, 下载次数: 3) clock_sim_v2.0.png (117.66 KB, 下载次数: 2) clock_sim_v3.0.png (97.04 KB, 下载次数: 3) v3.0的代码.png (60.47 KB, 下载次数: 4)

2019-12-23 10:48:25 5 评论举报 2^# 卿小小_9e6 5 条评论卿小小_9e6 2019-12-23 10:51 图片下载后可以查看完整图片。如果我理解的不对，你把功能描述发给我，然后重新修改仿真。赞回复举报陈浩杰回复卿小小_9e6： 2019-12-23 19:42 我仿真的代码是原理图的仿真代码，帖子上的代码是用到的部分赞回复举报卿小小_9e6 2019-12-23 10:55 大多数程序使用时钟的上升沿触发。除非是特殊要求，否则学习代码的过程尽量避免出现反人类的操作。赞回复举报陈浩杰回复卿小小_9e6： 2019-12-23 19:43 一般不适用电平触发吗？还是使用电平触发会经常出现问题赞回复举报卿小小_9e6 回复陈浩杰： 2019-12-24 08:12 没问题，是使用习惯不一样。网上能参考的时序代码大部分是时钟上升沿。赞回复举报

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