[讨论]

二进制计数器在时钟稳定的情况下出现跳变的情况

2019-11-28 21:53:14 2147 Verilog FPGA

0 如题，LZ采用外部50M时钟作为输入，通过PLL锁相环分频得到100K的时钟。将100K的时钟作为二进制计数器的clk. 但在SignalTap中发现，采到的数据在上升沿变化后，等时钟维持稳定时，数据出现了变化。怕自己没说清楚，附上时序图和程序 0 QQ图片20191128215115.png (14.53 KB, 下载次数: 8) QQ图片20191128215054.png (28.3 KB, 下载次数: 12) QQ图片20191128215046.png (1.5 KB, 下载次数: 11)
2019-11-28 21:53:14　　 1 评论淘帖0 举报相关推荐 • 什么是二进制计数器,二进制计数器原理是什么? 31096 • 构建LED二进制计数器 3 • 二进制串行计数器工作原理是什么？ 832 • TTL二进制同步可逆计数器 26 • 3位二进制计数器 1 • 二进制加计数器浅析 6 • 数字二进制计数器的设计和实现 1821 • 异步二进制计数器 15151 • 12位二进制计数器 6427 • 同步二进制计数器 12167 1 条评论卿小小_9e6 2019-11-29 07:57 最后一张错误截图能全一点吗？赞回复举报 1 个讨论

0 最后一张截图看不出详细信息，不知道时间标度在哪里，也不确定波形对应的信号。仿真没有问题，建议先查一查硬件时钟看看稳定性。另外就是冬季静电会多，如果没有静电防护，在抓取信号测试的时候尽量避免用手直接/间接接触板卡，防止对系统产生干扰。 sim_ECN_RTL.png (22.73 KB, 下载次数: 10)

2019-11-29 09:09:00 评论举报 1^# 卿小小_9e6