如何设计TMS320C61416控制FPGA数据加载？

765 TMS320C61416 FPGA 数据加载 Xilinx

问答对人有帮助，内容完整，我也想知道答案 0 目前实现加载的方法通常有两种：一种是用专用Cable通过JTAG口进行数据加载，另一种是外挂与该FPGA厂商配套的PROM芯片。前者需要在PC机上运行专用的加载软件，直接下载到FPGA片内，所以掉电数据仍然会丢失，只适用于FPGA调试阶段而不能应用于工业现场的数据加载。后者虽然可以解决数据丢失问题，但这种专用芯片成本较高，供货周期也较长(一般大于2个月)，使FPGA产品的开发时间受到很大约束。 0
2019-10-11 06:15:28　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × jerry1978 该类别下有 6 个回答。邀请回答唯安an 该类别下有 5 个回答。邀请回答 liese 该类别下有 4 个回答。邀请回答 vnwueurw 该类别下有 4 个回答。邀请回答 h1654155957.9852 该类别下有 4 个回答。邀请回答 LY90186 该类别下有 4 个回答。邀请回答 hjh22678 该类别下有 4 个回答。邀请回答 vtwterwer 该类别下有 4 个回答。邀请回答 ChristineGu 该类别下有 4 个回答。邀请回答 bei232 该类别下有 4 个回答。邀请回答 diaoshayu 该类别下有 4 个回答。邀请回答 nyvvhxcs 该类别下有 4 个回答。邀请回答周小舟1 该类别下有 4 个回答。邀请回答 04860860686 该类别下有 3 个回答。邀请回答 60user75 该类别下有 3 个回答。邀请回答 60user93 该类别下有 3 个回答。邀请回答 LynnQ 该类别下有 3 个回答。邀请回答 nvski 该类别下有 3 个回答。邀请回答 ben233 该类别下有 3 个回答。邀请回答报纸弟弟麦花该类别下有 3 个回答。邀请回答举报李皓圳相关推荐 • 如何利用TMS320C61416控制FPGA数据加载？ 1574 • 246-基于TI DSP TMS320C6678、Altera FPGA的CPCI处理卡 6943 • 6-基于TMS320C6678、FPGA XC5VSX95T的6U CPCI 8路光纤信号处理卡 6288 • TMS320C6655与TMS320C6657 2439 • TMS320C3x怎么才能进行boot？ 1158 • 求一种基于TMS320C6701控制多片AD9852接口电路设计 719 • 怎样去设计TMS320VC5402与模拟芯片TLC320AD50C的接口？ 1638 • 如何去实现TMS320VC5402与TLC320AD50C的接口设计？ 1089 • 10-基于TMS320C6678+XC7K325T的6U CPCI Full Camera Link图像处理平台 4259 • 10-基于TMS320C6678+XC7K325T的6U CPCI Full Camera Link图像处理平台 5303 2个回答

答案对人有帮助，有参考价值 0 根据FPGA芯片加载时序分析，本文提出了采用通过市面上常见的Flash ROM芯片替代专用PROM的方式，通过DSP的外部高速总线进行FPGA加载;既节约了系统成本，也能达到FPGA上电迅速加载的目的;特别适用于在FPGA调试后期，待固化程序的阶段。下面以两片Xilinx公司Virtex-4系列XC4VLX60芯片为例，详细介绍采用TI公司的TMS320C61416 DSP控制FPGA芯片数据加载的软硬件设计。　　1 Xilinx FPGA配置原理　　Virtex-4系列的FPGA芯片外部配置引脚MODE PIN(M0、M1、M2)，有5种配置模式，如表1所列。　　FPGA在Slave SelectMAP方式下，共用了表2所列的15个配置引脚。　　1.1 配置流程　　FPGA加载时序如图1所示。各配置信号必须满足其时序关系，否则配置工作无法正常完成。　　图1中，Slave SelelctMAP加载主要包括以下3个步骤：　　①启动和初始化。FPGA上电正常后，通过PROG_B引脚低脉冲进行FPGA异步复位，使得FPGA内部逻辑清零。其次PROG_B上拉高，停止外部复位，INIT_B引脚会在TPOR时间段内自动产生一个由低到高的跳变，指示FPGA内部初始化完成，可以进行数据下载;同时FPGA在INIT_B的上升沿采样其模式引脚MODE PIN，决定其模式配置。　　②比特流加载。INIT_B信号变高后，不需要额外的等待时间，Virtex器件就可以立即开始数据的配置。比特流数据在外部CCLK信号上升沿按字节方式置入。该过程包括同步初始化字、器件ID号校验、加载配置数据帧、CRC校验4个部分。　　③STARTUP启动。在成功校验CRC码位后，比特流命令使得FPGA进入STARTUP状态。它是由8相状态机实现的。中间包括等待DCM锁相、DCI匹配等几个状态，最后FPGA释放外部DONE引脚，对外输出高阻态，由外部上拉高，指示FPGA加载成功。　　1.2 文件生成　　ISE生成数据文件主要有3种：BIT文件，由二进制格式进行表征逻辑设计，包括文件头和配置数据，主要用于JTAG下载电缆模式;MCS文件，为外部PROM烧写生成的下载文件，ASCII码，与前者不同的是它含有在PROM中的数据地址和校验值;BIN文件格式，由二进制表示，完全由配置数据组成，不需要作其他的提取和进制转换，只是配置前的Byte-Swapped是在CPLD中实现的。本设计采用的是BIN文件格式。　　2 硬件实现　　系统采用2片Xilinx Virtex-4系列的600万门的FPGA XC4VLX60。主MCU是TI公司高性能定点处理器TMS320C6416，对外有2个EMIF总线接口，分别是64位宽EMIFA和16位宽EMIFB。EMIFB上挂有8位8MB的Flash和16位CPLD：Flash做2片FPGA的BIN文件保存，之前由仿真器烧写;CPLD用于2片FPGA地址译码和DSP与FPGA配置部分的逻辑接口。整个数据流程是在DSP上电启动后，Bootloader自行引导用户程序运行。该程序负责由EMIFB总线搬移Flash空间中BIN文件，通过CPLD分别对2片FPGA进行配置加载。硬件系统拓扑图如图2所示。

2019-10-11 14:40:46 评论举报刘婷

答案对人有帮助，有参考价值 0 3 软件设计　　软件包括3部分：引导Bootloader代码，加载FPGA用户程序以及接口部分的CPLD Verilog代码。　　3.1 DSP Bootloader 　　本系统中目标板处于FPGA调试后期，需要固化其加载程序。整板上电后，要求脱离仿真器自行加载FPGA，因此这里采用DSP的EMIF BooT方式。它是由DSP上电复位后，以默认ROM时序通过EDMA自行搬移BCE1的ROM空间前1 KB内容到片内，在其0x0地址开始运行。　　一般由C编写的程序代码长度都远大于1 KB，如果只是纯粹由DSP搬移Flash前1 KB空间，这样便会丢失数据，程序无法正常运行。这里采用由汇编语言写的一个两次搬移的Bootloader程序，来引导较大的用户程序。使用汇编语言是因为其代码效率高，代码长度短(本系统中只有256字节)。两次搬移是因为第一次DSP自行搬移后的Bootloader会占用片内的0x0地址前1 KB空间，与下一步的用户程序0x0地址拷贝冲突(中断向量表必须放在0x0地址，否则会丢失中断跳转的绝对地址)，且运行中的Bootloader不能覆盖自身。所以把拷贝用户程序的那部分代码放在片内较底端运行，腾出了用户空间的0x0地址。最后整体拷贝结束后，Bootloader再跳转到用户程序入口地址c_int00运行。

2019-10-11 14:40:48 评论举报褚毕赋