[问答]

高速串行总线走线有什么难点？

问答对人有帮助，内容完整，我也想知道答案 0 差分走线，差分走线严格按照差分仿真所得出的结论，2S,和 3W 的要求进行把控走线，其目的在于增强信号质量的耦合性能，减少信号的回损。 0
2019-9-11 11:52:29　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 60user169 该类别下有 5 个回答。邀请回答 ldp1653 该类别下有 5 个回答。邀请回答 60user69 该类别下有 4 个回答。邀请回答 60user43 该类别下有 4 个回答。邀请回答 keke2979 该类别下有 4 个回答。邀请回答映像2016 该类别下有 4 个回答。邀请回答 Jayden888 该类别下有 4 个回答。邀请回答 guocepan 该类别下有 3 个回答。邀请回答 hfghgfhgfh 该类别下有 3 个回答。邀请回答 ToGoodSoft 该类别下有 3 个回答。邀请回答 wo97306730 该类别下有 3 个回答。邀请回答 max10001 该类别下有 3 个回答。邀请回答 fhewhf 该类别下有 3 个回答。邀请回答 khsahdwu 该类别下有 3 个回答。邀请回答秦翙栀610 该类别下有 3 个回答。邀请回答 60user87 该类别下有 3 个回答。邀请回答蟹蟹蟹蟹该类别下有 3 个回答。邀请回答 jjfuwerwer 该类别下有 3 个回答。邀请回答 uwufjwer 该类别下有 3 个回答。邀请回答 semiaxis 该类别下有 3 个回答。邀请回答举报陈连香相关推荐 • 高速串行数据链路一致性测试的难点有哪些，该如何应对？ 1999 • 高速串行总线与并行总线的差别是什么? 1093 • 高速信号线必须走pcb外层吗？ 388 • 对于PCB设计重要线信号处理，应该注意哪几点？ 3168 • 请问怎样去采集高速串行总线信号？ 988 • 过孔上下层布成垂直走线，对板子有什么影响？有必要布成钝角走线吗？ 11219 • 测试高速串行总线面临哪些挑战？如何应对这些测试挑战？ 1466 • ddr2和nand走线 3734 • 内层的地层与电源层可以走线吗 10948 • DDR蛇形走线有什么影响? 2722 2个回答

答案对人有帮助，有参考价值 0 串行总线的发展一共目前可以总结分为 3 个环节时期：时钟并行总线：小于 200MHZ，比如CPCI，PCIX，SDRAM，ISA，PIC 源同步时钟并行总线：小于 3200Mbps，比如 DDRr1234 系列，MII，EMMC 高速串行总线：最高有 56NRZ ，比如USB1/2/3/3.1/3.2，PCIE3，PCIE4，SAS3，SAS4 那么对于这些信号的重要线信号的处理我们在设计过程中注意以下几点：差分走线，信号换层过孔数量，等长长度把控，阻抗控制要求，跨分割的损耗，走线拐角的位置形状，绕线方式对应的插损和回损，布局不妥当造成的一系列串扰和叠层串扰，布局不恰当操作焊盘存在的stub。 1. 差分走线，差分走线严格按照差分仿真所得出的结论，2S,和 3W 的要求进行把控走线，其目的在于增强信号质量的耦合性能，减少信号的回损。 2. 信号层走线过孔数量，对于重要的信号线而言这里简直就是致命的伤害，特别是高速信号频率很高的信号线，过孔数量一旦过多，就会造成回损的加剧，所以打孔不是遇到线就打孔，尤其是我们的时钟线。

2019-9-11 16:04:06 评论举报周静

答案对人有帮助，有参考价值 0 3. 等长长度把控按照对应的器件的等长要求，进行数据的线段匹配长度一致，从而保证数据传输的稳定和数据文件传输时序上的同步。 4. 跨分割的损耗。重要线段不能跨分割走线，以免我们的信号会出现回损和插损的产生。 5. 信号线的布局尽量不要出现 stub 布局出现，如图所示。 6. 走线直角和倒角和圆弧到底哪个好。通过仿真，其实圆弧走线是最好的，信号没有 reflect 反射，倒角多多少少会有，但是反射没有直角来的明显，当我们设备 A 传输到设备 B 其自然而然的就会有信号在传输过程中存在反射回来我们的设备A，当我们的设备 B 传输到设备 A，同样因为直角的反射，会有信号回到我们的设备 B 中。

2019-9-11 16:04:15 评论举报刘鹏