高性能GSPS ADC为基于赛灵思FPGA的设计解决方案带来板载DDC功能

作者：Ian Beavers
Analog Devices公司技术专家
ian.beavers@analog.com

高性能GSPSADC为基于赛灵思FPGA的设计解决方案带来板载DDC功能

宽带每秒数千兆个样本(GSPS)模数转换器 (ADC) 为高速采集系统带来众多性能优势。这些ADC在高采样率和输入带宽下提供较宽的可见频谱。然而，有些情况需要宽带前端，有些则要求能够滤波并调谐为较窄的频带。

当应用只需要较窄带时，用ADC采样、处理和传送宽带频谱本身就低效，而且还耗能。当数据链路占用赛灵思FPGA中的大量高速收发器，只为在后续处理中对宽带数据进行抽取和滤波时，就会产生不必要的系统负担。赛灵思FPGA收发器资源可以得到更好的分配，以接收所需的低带宽并疏导来自多个ADC的数据。可在FPGA的多相滤波器组信道器中针对频分复用 (FDM) 应用进行额外滤波。

高性能GSPS ADC现将数字下变频 (DDC)功能在信号链中进一步提升，以使其位于基于赛灵思FPGA的设计解决方案的ADC之中。该方案为高速系统架构师提供了多种新的设计选择。然而，由于该功能对ADC来说相对比较陌生，因此工程师可能就DDC模块在GSPS ADC中的运行存在一些设计相关问题。让我们理清一些最常见的问题，以便设计人员能够更有信心地使用这种新技术。

为了充分获得DDC的性能优势，设计中还要包含滤波器-混频器组件以作为抽取的补充。

什么是抽取？

最简单的定义，抽取就是只观察ADC输出样本中具有周期性的子部分，而忽略其他部分。结果就是通过下采样来有效降低ADC采样率。例如，ADC的M抽取模式只输出第M批样本中的第一个，舍弃之间的所有其他样本。对每个M的倍数，重复该方法。

样本抽取本身只能有效减小ADC采样率，并相应地作为低通滤波器。如果没有频率变换和数字滤波，抽取只会在频域中将基波的谐波以及其他杂散信号相互叠加。

DDC的作用是什么？

既然抽取本身无法阻止频带外信号的叠加，那么DDC是如何做到的？

为了充分获得DDC的性能优势，设计必须包含滤波器-混频器组件作为抽取功能的补充。数字滤波能从狭义上的频带（由抽取比率设定）中有效消除带外噪声。DDC的典型数字滤波器实现方案是一个有限脉冲响应(FIR) 滤波器。由于没有反馈，这种滤波器只与过去的输入有关。滤波器的通带应匹配抽取后的转换器有效频谱。

DDC滤波器应该多宽？

DDC的抽取比率通常基于整数因数，即2的幂次方（2, 4, 8, 16等）。不过，抽取比率实际上可以是基于DDC架构的任意比率，包括小数抽取。对于小数抽取的情况，在抽取前通常需要一个插值计算模块来实现有理分数比率。



图1 – 采用低通滤波器和NCO的频率变换可在所需频率下有效实现带通滤波器。频率规划能确保不想要的谐波、尖刺和图像落在频带以外。



图2 – 抽取比率为8的DDC能让赛灵思Artix-7的16 GTP 6.6Gbps收发器支持八个ADC，每个都通过两条JESD204B通道传送抽取后的I/Q数据，反之只能支持两个ADC，每个通过八条通道输出完整带宽。

理想情况下，数字滤波器应准确匹配抽取频率带宽并滤去频带以外的一切干扰。然而，实际的有效滤波器带宽无法准确匹配抽取比率的整个带宽。因此，滤波器带宽将是抽取频率的一定百分比，例如85%或90%。举例来说，抽取因数为8的滤波器的有用带宽实际上可能是采样率除以10或fs/10。DDC滤波级必须具备较低的通带纹波和较强的阻带混叠抑制能力。

频率是固定的吗？
下个问题是DDC滤波器的频率是固定的，还是能进行调谐并集中于某个所需的特定频带。

我们已经讨论了DDC的抽取和滤波级。不过，只有在所需频率处于从DC开始的滤波器通带之内时才有意义。如果不是这样，我们需要采取方法将滤波器调谐到不同的频谱部分以观察有用信号。可利用数控振荡器(NCO)在第一个或第二个奈奎斯特区域内调谐窄带。NCO用来将滤波器频带调谐和混合到宽带频谱的不同部分（图1）。

数字控制字提供采样率的小数分频器，频率布置分辨率由数字控制字中所使用的位数来设定，可实现对有用频带的混合。控制字具备相应的调谐范围和分辨率，以便将滤波器放在所需的位置。典型的NCO控制字可能多达48位分辨率，跨越采样频率的两个奈奎斯特频带，这对大多数应用来说足够了。

NCO带有一个混频器。该器件工作方式很像模拟正交混频器，可将NCO频率作为本地振荡器，以执行对真实、复杂输入信号的下变频。

滤波器紧跟在频率变换级后面。在所需的载波频带向下调谐到DC以后，滤波器就能有效降低采样率，同时能有效抑制在调谐后的有用带宽周围由临近的无用载波产生的混叠现象。

单个8抽取DDC能够使赛灵思Artix-7 FPGA系统可支持的ADC数量提高至四倍。

将输入信号通过混频降至基带时，由于过滤了负像，因而会出现6 dB的信号损失。NCO还会额外产生一个小的插入损耗。因此，降频至基带后的输入信号总损耗通常略高于6 dB。NCO允许将输入频谱调谐至DC，这样便可由后续的滤波器模块进行有效滤波，以防止混叠。DDC还可能包含独立控制的数字增益级。增益级让系统实现+6 dB或更高的增益，以在输出位数的整个范围内集中信号的动态范围。

处理器间中断

采用ADC样本抽取后便无需向信号链下游发送最终会被舍弃的无用信息。由于这类数据被滤除，因此降低了ADC后端所需的输出数据带宽。这个减少量被I/Q输出数据量的增加所抵消。例如，具有I和Q数据的16抽取滤波器会使宽带输出数据减少8倍。

数据速率的最小化能减少ADC的JESD204B输出通道数量，进而降低系统布局的复杂性。ADC输出带宽的减小有助于设计小型化系统，否则这是无法实现的。例如，受系统功耗和尺寸的限制，电路板只能使用一个FPGA，对于这种情况，系统所支持的高速串行收发器数量会在不使用DDC时限制ADC的数量。

当系统内只能观察到很窄的带宽时，ADC内的抽取有助于消除这种局限性。使用单个8抽取DDC可将ADC的输出带宽减少至两个输出数据通道，以让赛灵思Artix®-7 FPGA系统支持的ADC数量提高至四倍。对于这种情况，我们利用Artix-7 FPGA 中现有的16GTP 收发器设计出采用DDC的八ADC结构（图2）。这样能更高效使用赛灵思FPGA资源，成为一组FDM通道的多通道数字接收器。

DDC滤波器是否影响SNR和SFDR？

下一个需要研究的问题是当DDC滤波器打开和关闭时，信噪比(SNR)和无杂散动态范围 (SFDR) 这两个模拟性能如何变化。

由于转换器的宽带噪声被滤除而且只能观察到较窄的频谱，我们应该看到信号功率与观察到的噪声之比更高。ADC的动态范围在滤波器的通带内应该更好。对宽带频谱进行抽取和滤波的固有优势在于利用DDC改进SNR。

DDC实现的数字滤波用来滤除较窄带以外的噪声。ADC的SNR计算必须包含一个考虑被滤除噪声处理增益的滤波校正因子。使用完美数字滤波器，带宽每减小的2的幂次方，被滤除噪声引起的处理增益将会增加+3 dB：
理想SNR（具有处理增益）=6.02*N + 1.76 dB + 10log10(fs/(2*BW))

使用DDC的一个明显优势是能够使基波信号的谐波落在所需频带的外面。通过适当的频率规划，数字滤波可以防止谐波在窄DDC带宽内看到，从而提高系统的SFDR性能。

在只需要窄带的系统中，DDC通过滤掉宽带噪声来提供ADC处理增益。这样能提高有用带宽内的信噪比。另一个优势是，通过合理的频率规划，通常占主导的第二和第三次谐波会落到调谐后的有用带宽之外并被数字滤除。这能提高系统的SFDR。

采样定理指出谐波或其他高阶系统尖刺可能回折到每个奈奎斯特频带末尾的周围。这对于DDC同样适用，其第二或第三次无用谐波有可能回折到通带内并降低SFDR。因此，为了研究这类采样问题，应该为DDC通带滤波器宽度和NCO调谐位置实施系统频率规划。

是否需要外部滤波器？

使用内部DDC的系统ADC也可以使用附加的模拟滤波器，就像没有DDC滤波时那样。对于宽带系统，DDC能够缓和ADC前端的滤波要求。

DDC中的数字滤波能分担一些工作，否则就要在前端放置严格的防止混叠模拟滤波器。不过，宽频带前端能实现多种用途，可让DDC同时观察多个频带，或者利用NCO扫描有用的频带以找到变化的输入信号。

ADC能否提供多个DDC？

工程师考虑用FPGA实现内部数字下变频时提出的最后一个问题是，ADC是否只提供一个DDC。答案是否定的；事实上可以观察到多个频带。

就ADC中的多个DDC而言，每个都有自己的NCO，用来通过调谐将频带在奈奎斯特区域中分开。这种方法能同时观察多个频带，并减小系统FPGA收发器和抽取模块负荷，以将它们分配给其他处理活动，例如针对FDM系统将多个ADC实现信道化。

高速ADC现已具备足够的处理能力将DDC功能带入信号链。如果系统不需要使用宽频带奈奎斯特率ADC的完整带宽，则可通过DDC滤除不想要的数据和噪声。这样能改善信号采集的SNR和SFDR。较低的带宽能降低FPGA收发器（例如Artix-7）的数据接口负担，并有助于设计更复杂的信号采集系统。