当使用内部PLL时,如图2所示,What is the phase alignment of‘tx_in’with respect to the rising edgeof‘tx_inclock’?(in degrees)即可以调节tx_in输入数据和tx_inclock输入时钟的相位偏移,而Register‘tx_in’input port using选项表示输入数据是用输入时钟tx_inclock控制还是用核时钟tx_coreclock控制,默认的是核时钟,而当使用tx_inclock时钟缓存输入数据时,可能会提示建立时间的问题,而对高速时钟来说,使用核时钟缓存时,会用最优的相位位置来缓存数据。
如图4所示,发送器设置界面中What is the phasealignment of‘tx_outclock’with respect to‘tx_out’?选项可以设置输出数据和输出时钟的相位关系。当选择‘tx_coreclock’输出时可选择核时钟的时钟源What isthe clock resource used for‘tx_coreclock’?可选择Global Clock全局时钟或Regional Clock区域时钟,默认的是Auto Selection.,由编译时自动选择。
当使用外部时钟时,即在图1中选择Use ExternalPLL,此时新建一个PLL来提供时钟源,这时LVDS模块只能设置输出数据与时钟的相位关系,其余选项不可设置。
3 Altlvds_tx模块在DAC系统中的应用实验