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问题解决了，因为是在原来的工程基础上导入的IP核，整个工程的TOP-LEVEL ENTITY 是原来的文件，大概相当于把现在的输入输出接口给屏蔽了，或者是优先级没原来的高，只要把现在文件设为 ROJECT/SET AS TOP-LEVEL ENTITY就可以了。
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你在引脚定义的再定义FIFO的引脚，然后才能配置引脚
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我导入FIFO时，模块本身就是有输入输出脚的，但那个没办法配置，其它的配置就是RAM深度，数据宽度等等了，导入完成后，会在FILE文件中生成 FIFO.VHD 文件，打开的话 代码中是有那些输入输出脚定义的，通常情况下，我们都是写完VHDL编译无误后，就可以在ASSIGNMENT - INS 中对输入输出脚进行配置了。现在的情况是，我原本就有一工程了，内有一个AD.VHD文件了，配置的时候没有问题，现在又生成一个FIFO.VHD文件，并且两文件之间的关系怎么处理， 像C文件时，主函数可以去调用，再加些头文件就OK了，现在感觉两个VHD文件之间是孤立的，编译之后，还是只有AD.VHD文件中的引脚能显示，而FIFO却不能。不知道是不是在其它地方定义，还是自己定义。
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