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帮顶.....
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verilog是硬件描述语言,它写的是一个电路,所谓的always就是一个块,电路是由一个一个的块组成的,你想想,描述电路跟写单片机程序一样吗?电路不得一步一步的走。
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我感觉由于并行的关系，对程序的控制就变得困难了好多，感觉想控制程序按我的思路去执行变得好难。而且对每个模块时钟的选择，，，什么时候该让什么模块被触发，，，，，简直一团乱麻啊。自学的学生党，老师也不怎么会。。。蛋疼
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先别纠结代码长短，关键是正确实现功能。以后会体会的。
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代码长短是无所谓。现在是纠结于自己写出来的东西虽然很简单但是却分了一大堆模块，每个模块都很短，导致可读性差，而且模块越多感觉越难控制，这正常吗？还是我把一个任务分的太细了？
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代码长短是无所谓。现在是纠结于自己写出来的东西虽然很简单但是却分了一大堆模块，每个模块都很短，导致可读性差，而且模块越多感觉越难控制，这正常吗？还是我把一个任务分的太细了？
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代码长短是无所谓。现在是纠结于自己写出来的东西虽然很简单但是却分了一大堆模块，每个模块都很短，导致可读性差，而且模块越多感觉越难控制，这正常吗？还是我把一个任务分的太细了？
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可以学习VHDL语言，可读性高代码简洁
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只有小组成员才能发言，加入小组>>
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基于采用FPGA控制MV-D1024E系列相机的图像采集系统设计
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