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我是学VHDL的，这个是verlog的代码。很简单，根据时钟iclk的上升沿，进行下面的操作,第一个上升沿时，state=0，则执行case 0：那一句话，就是把一些输出变量赋值，然后把state变为1，当下一个iclk上升沿时，就执行case 1:那一句话，以此类推。当执行到case 37:后，state重新赋值为0，开始新的一个轮回。
根据每个CLK上升沿，把时序图画出来就行了。希望能帮到你 |
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state有什么作用的？还有mdata的数据又是什么？
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http://wenku.baidu.com/link?url=7oNZ3VOwB8pFcNdwNjm5W51CPIiJQJt_gEUE5vpehavZnHhlUDsQo1A3_Ijxknxms7I2loBY2-dy88-ed2MGjY_eQwDrDHoJi_y74wKY1y_
看下这个吧。 state是状态机的状态。mdata应该是DA转换数据。 |
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这段代码的功能：
在阶段0，把输入的12位数据idata暂存到内部寄存器mdata里面； 以后，把mdata里面的数据从SRI管脚逐位输出，即并行转为串行。 同时产生STB1、CLR-N两个辅助信号。这两个信号肯定是外部设备所需要的。 |
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其实我想知道这个mdata具体是什么，上面的函数不是我写的，请问能不能知道具体的数据？
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