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要用verilog写一个APB总线,在这个上面挂载一个串口,现在有个疑问,APB总线时钟比较快,而串口的发送速率比较慢,那么在APB总线完成一次执行的话,两个的速度要怎么匹配呢?例如:APB三个状态Idle ,Set,Enable,当要通过串口进行读数据操作的话,当psel和penable置1时,APB总线读取串口数据寄存器中的数据,那么问题是这个数据是要在什么时候从串口读到并放到里面呢?要怎么控制?如果用一个标志位控制的话,那么APB总线不是要等很多周期么?
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