完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
要用verilog写一个APB总线,在这个上面挂载一个串口,现在有个疑问,APB总线时钟比较快,而串口的发送速率比较慢,那么在APB总线完成一次执行的话,两个的速度要怎么匹配呢?例如:APB三个状态Idle ,Set,Enable,当要通过串口进行读数据操作的话,当psel和penable置1时,APB总线读取串口数据寄存器中的数据,那么问题是这个数据是要在什么时候从串口读到并放到里面呢?要怎么控制?如果用一个标志位控制的话,那么APB总线不是要等很多周期么?
|
|
相关推荐
1个回答
|
|
|
|
只有小组成员才能发言,加入小组>>
2862 浏览 3 评论
27626 浏览 2 评论
3435 浏览 2 评论
3958 浏览 4 评论
基于采用FPGA控制MV-D1024E系列相机的图像采集系统设计
2304 浏览 3 评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-19 20:45 , Processed in 0.622252 second(s), Total 78, Slave 59 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号