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现在准备用贵公司的ADF4106做一个3.5G的频率源，我有个问题请教，如果我用100M的晶振作参考，相噪：-165dbc@1KHz,我的鉴相频率取为2MHz，那么100M进去要预分频50，那么进入鉴相器的2M的相噪大概是多少呢？会恶化还是会优化相噪？能定量计算吗？谢谢！
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4个回答
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您好，您的问题已经提交给ADI相关专家，将邀请专家尽快回答您的问题。谢谢！
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您好！
通常分频可以改善相位噪声，而倍频会恶化相位噪声，改善或恶化与分频比或倍频比有关，可粗略估计为20logN。对于锁相环来说，通常改善锁相环电路相噪性能的方法为： 1，在锁相环能正常工作情况下，使用尽可能高的鉴相频率 2，减小环路带宽 3，增大电荷泵电流 4，使用低噪声参考源 如果想仿真整个锁相环输出相噪性能，推荐您使用ADIsimPLL。ADIsimPLL是针对ADI锁相环产品推出的辅助设计和仿真软件。输入您的设计参数，ADIsimPLL可以帮您设计外围电路并仿真结果，使用非常方便。ADIsimPLL可以从下面链接免费下载。 http://forms.analog.com/form_pages/rfcomms/adisimpll.asp |
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213123d 发表于 2018-10-29 07:28 这个我知道，我现在只想了解一下预分频器后的相噪，就是预分频器能否优化或者恶化输入的参考？ |
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213123d 发表于 2018-10-29 07:28 您好！ 经过预分频器分频后会改善相位噪声，但是也会引入额外的电噪声。非常抱歉，目前我们没有相关文档或具体计算公式。但是如前面回复中提到的，推荐您使用ADIsimPLL，对整个环路进行仿真。 |
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