Verilog三段式状态机描述及模版

2018-7-3 10:13:31 4196 Verilog

时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。
状态机采用VerilogHDL语言编码，建议分为三个always段完成。
三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。
三段式描述方法虽然代码结构复杂了一些，但是换来的优势是：使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。
示列如下：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器
always @ (posedge clk or negedge rst_n) //异步复位
if(!rst_n)
current_state <= IDLE;
else
current_state <= next_state; //注意，使用的是非阻塞赋值

//第二个进程，组合逻辑always模块，描述状态转移条件判断
always @ (current_state)       //电平触发
  begin
next_state = x;  //要初始化，使得系统复位后能进入正确的状态
case(current_state)
S1: if(...)
   next_state = S2;          //阻塞赋值
...
endcase
end

//第三个进程，同步时序always模块，格式化描述次态寄存器输出
always @ (posedge clk or negedge rst_n)
...//初始化
case(next_state)
S1:
out1 <= 1'b1;             //注意是非阻塞逻辑
S2:
out2 <= 1'b1;
default:...    //default的作用是免除综合工具综合出锁存器
endcase
end

两段式有限状态机与三段式有限状态机的区别
FSM将时序部分（状态转移部分）和组合部分（判断状态转移条件和产生输出）分开，写为两个always语句，即为两段式有限状态机。
　　将组合部分中的判断状态转移条件和产生输入再分开写，则为三段式有限状态机。
　　区别：
　　二段式在组合逻辑特别复杂时适用，但要注意需在后面加一个触发器以消除组合逻辑对输出产生的毛刺。三段式没有这个问题，由于第三个always会生成触发器。
　　设计时注意方面：
　　1.编码原则，binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD），对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。
　　2.FSM初始化问题：
　　GSR(Gobal Set/Reset)只是在加电时清零所有的reg和片内ram，并不保证FSM能进入初始化状态，要利用GSR，方案是适用one-hot code with zero idle，即初始状态编码为全零。已可以适用异步复位rst
　　3.FSM输出可以适用task
　　4FSM中的case最好加上default，默认态可以设为初始态
　　5.尤其注意：
　　第二段的always(组合部分，赋值用=)里面判断条件一定要包含所有情况！可以用else保证包含完全。
　　6第二段always中，组合逻辑电平要维持超过一个clock，仿真时注意。

关于VHDL状态机：不听老人言，吃亏在眼前。

以前看了不少关于如何写VDHL状态机的文章，都是提倡使用二段式或三段式的写法，都建议避免使用一段式的写法，但看了之后，都没什么体会。象我们写软件出身的，心理上总喜欢一段式的写法，觉得思路比较连贯，而且可以写在一个process里，“内聚性”比较高。软件工程师是最讨厌多个函数共用全局变量的了。
      但对于硬件开发，就不一样了。因为VHDL还是无法完全屏蔽掉硬件的物理特性，不好的布局，会使得写的逻辑错误执行。最近写的一个状态机，就遇到了这个麻烦。因为喜好的缘故，加上状态机里面有计数器，用组合逻辑写比较麻烦，于是我用了一段式的写法。结果实际运行的时候，发现状态机经常无故锁死，用逻辑分析仪看，发现陷入了非法的状态，而且when others语句也无法使状态机回到IDLE状态。开始怀疑逻辑上有错误，折腾几天后，把状态切换部分独立出来放在一个同步process里，问题解决了。虽然偶尔还会发现落入非法状态，但状态机会自动恢复到初始状态，不会锁死了，而程序逻辑没有做如何修改。看来以后还是得规规矩矩用二段或三段式的写法了。为了便于记忆，把二段、三段式的特点终结成几句话：
      二段式：状态切换用时序逻辑，次态输出和信号输出用组合逻辑。
      三段式：状态切换用时序逻辑，次态输出用组合逻辑，信号输出用时序逻辑。信号输出的process中，case语句用next state做条件，可以解决比组合逻辑输出慢一拍的问题。
有时候判断次态需要用到计数器怎么办呢（计数器是时序电路，用组合逻辑是实现不了的）？方法是独立实现一个计数器，而在组合逻辑里用使能信号（或清除、置位等）来控制它。

状态机描述时关键是要描述清楚几个状态机的要素，即如何进行状态转移，每个状态的输出是什么，状态转移的条件等。具体描述时方法各种各样，最常见的有三种描述方式：

1、一段式：整个状态机写到一个always模块里面，在该模块中既描述状态转移，又描述状态的输入和输出；

2、二段式：用两个always模块来描述状态机，其中一个always模块采用同步时序描述状态转移；另一个模块采用组合逻辑判断状态转移条件，描述状态转移规律以及输出；

3、三段式：在两个always模块描述方法基础上，使用三个always模块，一个always模块采用同步时序描述状态转移，一个always采用组合逻辑判断状态转移条件，描述状态转移规律，另一个always模块描述状态输出(可以用组合电路输出，也可以时序电路输出)。

一般而言,推荐的FSM 描述方法是后两种。这是因为：FSM和其他设计一样，最好使用同步时序方式设计，以提高设计的稳定性，消除毛刺。状态机实现后，一般来说，状态转移部分是同步时序电路而状态的转移条件的判断是组合逻辑。

第二种描述方法同第一种描述方法相比，将同步时序和组合逻辑分别放到不同的always模块中实现，这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。在第二种方式的描述中，描述当前状态的输出用组合逻辑实现，组合逻辑很容易产生毛刺，而且不利于约束，不利于综合器和布局布线器实现高性能的设计。

第三种描述方式与第二种相比，关键在于根据状态转移规律，在上一状态根据输入条件判断出当前状态的输出，从而在不插入额外时钟节拍的前提下，实现了寄存器输出。

----------------以下是三段式状态机模板---------------------------------------

时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。

状态机采用VerilogHDL语言编码，建议分为三个always段完成。这是为什么呢？

设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块（process、block）中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中（在Verilog代码中，相当于使用两个“always”block）。其中较好的方式是后者。其原因如下。

首先FSM和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块（process，block）中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。

三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。

三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。

示例如下：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器

always @ (posedge clk or negedge rst_n) //异步复位

if(!rst_n)

current_state <= IDLE;

else

current_state <= next_state;//注意，使用的是非阻塞赋值

//第二个进程，组合逻辑always模块，描述状态转移条件判断

always @ (current_state) //电平触发

begin

next_state = x; //要初始化，使得系统复位后能进入正确的状态

case(current_state)

S1: if(...)

next_state = S2; //阻塞赋值

...

endcase

end

//第三个进程，同步时序always模块，格式化描述次态寄存器输出

always @ (posedge clk or negedge rst_n)

...//初始化

case(next_state)

S1:

out1 <= 1'b1; //注意是非阻塞逻辑

S2:

out2 <= 1'b1;

default:... //default的作用是免除综合工具综合出锁存器。

endcase

end

三段式并不是一定要写为3个always块，如果状态机更复杂，就不止3段了。

//注：================================================================

1. 三段always模块中，第一个和第三个always模块是同步时序always模块，用非阻塞赋值(“ <= ”)；第二个always模块是组合逻辑always模块，用阻塞赋值(“ = ”)。

2. 第二部分为组合逻辑always模块，为了抑制warning信息，对于always的敏感列表建议采用always@（*）的方式。

3. 第二部分，组合逻辑always模块，里面判断条件一定要包含所有情况！可以用else保证包含完全。

4. 第二部分，组合逻辑电平要维持超过一个clock，仿真时注意。

5. 需要注意：第二部分case中的条件应该为当前态（current_state），第三部分case中的条件应该为次态(next_state)。

6. 编码原则，binary和gray-code适用于触发器资源较少，组合电路资源丰富的情况（CPLD），对于FPGA，适用one-hot code。这样不但充分利用FPGA丰富的触发器资源，还因为只需比较一个bit，速度快，组合电路简单。

7. 初始化状态和默认状态。

一个完备的状态机（健壮性强）应该具备初始化状态和默认状态。当芯片加电或者复位后，状态机应该能够自动将所有判断条件复位，并进入初始化状态。需要注明的一点是，大多数FPGA有GSR（Global Set/Reset）信号，当FPGA加电后，GSR信号拉高，对所有的寄存器，RAM等单元复位/置位，这时配置于FPGA的逻辑并未生效，所以不能保证正确的进入初始化状态。所以使用GSR企图进入FPGA的初始化状态，常常会产生种种不必一定的麻烦。一般的方法是采用异步复位信号，当然也可以使用同步复位，但是要注意同步复位的逻辑设计。解决这个问题的另一种方法是将默认的初始状态的编码设为全零，这样GSR复位后，状态机自动进入初始状态。

令一方面状态机也应该有一个默认（default）状态，当转移条件不满足，或者状态发生了突变时，要能保证逻辑不会陷入“死循环”。这是对状态机健壮性的一个重要要求，也就是常说的要具备“自恢复”功能。对应于编码就是对case，if－else语句要特别注意，要写完备的条件判断语句。VHDL中，当使用CASE语句的时候，要使用“When Others”建立默认状态。使用“IF...THEN...ELSE”语句的时候，要用在“ELSE”指定默认状态。Verilog中，使用“case”语句的时候要用“default”建立默认状态，使用“if...else”语句的注意事项相似。

8. 另外提一个技巧：大多数综合器都支持Verilog编码状态机的完备状态属性－－“full case”。这个属性用于指定将状态机综合成完备的状态，如Synplicity的综合工具（Synplify/Synplify Pro,Amplify，etc）支持的命令格式如下：

case (current_state) // synthesis full_case

2’b00 : next_state <= 2’b01;

2’b01 : next_state <= 2’b11;

2’b11 : next_state <= 2’b00;

//这两段代码等效

case (current_state)

2’b00 : next_state <= 2’b01;

2’b01 : next_state <= 2’b11;

2’b11 : next_state <= 2’b00;

default : next_state <= 2bx;

9. Synplicity还有一个关于状态机的综合属性，叫“synthesis parallel_case”，其功能是检查所有的状态是“并行的”（parallel），也就是说在同一时间只有一个状态能够成立。