[FPGA作品]

勇敢的芯伴你玩转Altera FPGA连载67：UART loopback测试

rousong1989

2018-5-5 17:39:22 2560

0 `勇敢的芯伴你玩转Altera FPGA连载67：UART loopback测试特权同学，版权所有配套例程和更多资料下载链接： http://pan.baidu.com/s/1i5LMUUD UART（Universal Asynchronous Receiver/Transmitter），即通用异步收发，它的数据传输不需要时钟，只要两条信号线分别进行数据收发。既然没有时钟，那么他们是如何保证数据收发的准确性的？很简单，收发双方首先需要做到知己知彼，约定好数据传输的速率（简单的讲就是约定好一个数据位传输的时间）和帧格式（即一帧的长短，一帧由哪些位组成，他们的功能都是什么）。我们看看UART的一个帧定义。简单的串口帧格式如图8.49所示，它由1个起始位（必须为0）、8个数据位（用户数据）、1个奇偶校验位（用于简单的纠错以保证传输可靠性）和1或2个停止位（必须为1）组成。除了奇偶校验位，其他三个部分都是必须的。当信号线空闲时，必须为高电平。要发起数据传输时，1个低电平的脉冲表示起始位，然后连续传输8个数据位和若干个高电平的停止位，这样便完成一次传输。图8.49串口帧格式该实验要实现的功能是FPGA实时监测uart_rx信号是否有数据，若接收到数据，则把接收到的数据通过uart_tx发回给对方。PC机使用一个串口调试助手进行通信。在代码设计中，speed_setting.v模块里可以修改收发数据的波特率，如9600bps，19200bps，38400bps，57600bps或115200bps等。发送的数据帧格式为：1bit起始位，8bit数据，无校验位，1bit停止位。该实例的内部功能如图8.50所示。图8.50 串口实例功能框图该工程实例的设计模块层次如图8.51所示。图8.51 串口实例模块层次 ` 0
2018-5-5 17:39:22　　评论淘帖0 举报相关推荐 • 勇敢的芯伴你玩转Altera FPGA连载10：电源电路 3409 • 勇敢的芯伴你玩转Altera FPGA连载61：PLL概述 3120 • 勇敢的芯伴你玩转Altera FPGA连载4:Verilog与VHDL 4170 • 勇敢的芯伴你玩转Altera FPGA连载99：基于UART控制的VGA多模式显示 6645 • 勇敢的芯伴你玩转Altera FPGA连载105：RTC时间的LCD显示和UART设置 1873 • 勇敢的芯伴你玩转Altera FPGA连载98：基于UART收发的RTC读写 5760 • 勇敢的芯伴你玩转Altera FPGA连载97：基于UART发送的RTC读取 6566 • 勇敢的芯伴你玩转Altera FPGA连载51：Altera FPGA配置方式概述 3436 • 勇敢的芯伴你玩转Altera FPGA连载17：UART接口电路 3546 • 勇敢的芯伴你玩转Altera FPGA连载104：AD和DA联合测试 1902