Verilog是拿来用的,不是用来学的。
这是Verilog的一份极简教程,涵盖日常设计中的绝大部分基本语法。 语法不重要。 关键是实践。 完整的代码和仿真环境在github共享。
https ic7x24 dot com
- 教程说明
- 运行环境
- RTL: 模块声明与例化(Module)
- RTL: 常数
- RTL: 变量(wire, reg)
- RTL: 运算符
- RTL: 函数(function)
- RTL: 存储器(SRAM)
- RTL: 存储器(ROMM)
- TB : 仿真精度(timescale)
- TB : 任务(task)
- TB : 时钟与复位产生(clock_reset_gen)
- TB : 波形文件产生(wave_dump)
- TB : 存储器初始化(mem_init)
- RUN : Makefile
- RUN : Questasim(sim.do)
2
|
|
|
|
一起学习一起学习一起学习一起学习一起学习一起学习一起学习一起学习一起学习一起学习
|
|
|
|
|
十分感谢!前几天还想买这本书呢,没想到有电子版!开心
|
|
|
|
|
github地址欢迎围观。github.com/ic7x24/verilog-mini-demo
|
|
|
|
|
现状XZXZX啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊
|
|
|
|
|
现状XZXZX啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊
|
|
|
|
|