[FPGA作品]

勇敢的芯伴你玩转Altera FPGA连载41：基于仿真的第一个工程实例之Verilog源码文件创建

rousong1989

2018-1-17 10:03:58 2785

0 `勇敢的芯伴你玩转Altera FPGA连载41：基于仿真的第一个工程实例之Verilog源码文件创建特权同学，版权所有下面我们就来创建工程顶层文件，我们可以点击菜单栏的“FileàNew…”，然后弹出如图6.6所示的新建文件窗口，在这里我们可以选择各种需要的设计文件格式。可以作为工程顶层设计文件的格式主要在Design Files类别下，我们选择VerilogHDL File（或者VHDL File）并单击OK完成文件创建。图6.6 新建Verilog文件紧接着住Notepad++主编辑窗口弹出了新建的Verilog文件，快捷键Ctrl+S或点击“FileàSave”后则会弹出一个对话框提示输入文件名和保存路径，默认文件名会和我们所命名的module名相一致，默认路径保存在当前工程文件夹下的source_code目录（这个目录也是需要新建的）下。 ` 0
2018-1-17 10:03:58　　评论淘帖0 举报相关推荐 • 勇敢的芯伴你玩转Altera FPGA连载43：基于仿真的第一个工程实例之Verilog语法检查 3778 • 勇敢的芯伴你玩转ALTERA FPGA连载47：基于仿真的第一个工程实例之调用MODELSIM仿真 3574 • 勇敢的芯伴你玩转Altera FPGA连载40：基于仿真的第一个工程实例之新建工程 3156 • 勇敢的芯伴你玩转Altera FPGA连载42：基于仿真的第一个工程实例之Verilog源码文件编辑 3124 • 勇敢的芯伴你玩转Altera FPGA连载45：基于仿真的第一个工程实例之测试脚本创建与编辑 4279 • 勇敢的芯伴你玩转Altera FPGA连载44：基于仿真的第一个工程实例之Modelsim仿真验证基本设置 3907 • 勇敢的芯伴你玩转Altera FPGA连载46：基于仿真的第一个工程实例之测试脚本关联设置 3484 • 勇敢的芯伴你玩转Altera FPGA连载4:Verilog与VHDL 4192 • 勇敢的芯伴你玩转Altera FPGA连载85：FPGA片内RAM实例之RAM配置 5896 • 勇敢的芯伴你玩转Altera FPGA连载10：电源电路 3424