怎样用VHDL写TESTBENCH

2017-11-28 11:19:34 2595

0 Testbench 不仅要产生激励也就是输入，还要验证响应也就是输出。当然也可以只产生激励，然后通过波形窗口通过人工的方法去验证波形，这种方法只能适用于小规模的设计。在 ISE 环境中，当前资源操作窗显示了资源管理窗口中选中的资源文件能进行的相关操作。在资源管理窗口选中了 testbench 文件后，在当前资源操作窗显示的 ModelSim Simulator 中显示了 4 种能进行的模拟操作，分别是：Simulator Behavioral Model（功能仿真）、Simulator Post-translate VHDL Model（翻译后仿真）、Simulator Post-Map VHDL Model（映射后仿真）、Simulator Post-Place & Route VHDL Model（布局布线后仿真） 0 怎样用VHDL写TESTBENCH.pdf 100.3 KB , 下载次数: 2
举报淘帖0 只看该作者最近下载过的用户(2) 相关推荐 • 全志A40i开发板怎样用OTG线烧写？ 1262 • 请问怎样用C语言去编写电动机的正反转？ 1006 • 请问CCS v4下怎样用串口烧写F**？ 817* • 请问怎样用labview写的串口通信软件带密码？ 1542 • 关于VHDL的testbench仿真问题 2972 • 怎么给vhdl的testbench指导文件？ 2888 • 怎样用labview写多项相加的和呢 11196 • 请问modelsim的testbench用VHDL如何编写 2839 • 怎样在Verilog写的testbench测试VHDL模块?? 7346 • ModelSim TestBench VHDL参考模板 2553 3条评论发表评论只看该作者