我们为什么重视系统化信号完整性设计方法（于博士信号完整性）

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高速PCB频发故障，使得信号完整性问题越来越受到工程师的重视。有关高速PCB信号完整性的相关内容网络上有很多，这方面的知识点很容易找到资源学习，我本人也写过一本拙作《信号完整性揭秘》。但是，学习理论知识是一回事，怎么在实际工程上正确应用这些知识点又是另外一回事。

在工程设计中，我司非常重视也一直提倡的方法，我们称之为“系统化信号完整性设计方法”。这既是一套方法，也可以看做一种设计理念，或者设计思路。我们的观点是：信号完整性设计，必须系统化。

不仿先思考下面这个典型情况。

SATA接口的固态硬盘、PCIE板卡、10Gbps serdes接口等，如果信号完整性问题处理不好的话，误码率很可能就无法满足要求。做过这个的都知道，即使差分线长度非常短，也可能有误码率问题。在有些设计场景下，差分线长度可能连5厘米都不到，那么短的差分对为什么还会出现误码率不达标？

有人会说可以仿真嘛，确实需要仿真，问题是：该仿真些什么呢？怎么去做仿真？

一看到高速差分线，很多人本能的打开软件，开始提取差分对的S参数，而且很多人几乎只看S参数中的插入损耗和回波损耗曲线。如果感兴趣，不仿您自己也试试，无源通道如果做得不是太离谱，插入损耗通常是很小的。参数提出来了，然后呢？接下来怎么解决误码问题？可能不少人会大皱眉头，大呼奇怪。似乎电路板这种异常现象很奇怪，其实一点都不奇怪。

高速差分接口误码问题，原因很多。关键是影响误码率的因素太多了，无源通道的损耗只是其中一个小的方面。单就无源通道来说，除了损耗外，我们还必须重视阻抗连续性、对称性、信号回流路径、参考面、耦合干扰等等一系列问题。而这还仅仅是无源通道的事，除了无源部分，有源部分也对误码率有非常重大的影响，而有源部分设计除了电源本身外，还和PCB层叠结构规划以及耦合干扰密切相关。另外，芯片内部均衡电路也会影响误码率。

从另一个方面看，众多的影响因素之间又会互相纠缠，交替恶化。举一个最简单的例子，反射如果处理不好，串扰噪声也会大幅度恶化。这样的相互纠缠现象在信号完整性中很多，有时候看起来影响很小的一个因素在其他因素纠缠推动下成了大问题。如果没有全面系统的去掌控，仅仅优化众多影响因素中的一两个，很难达到预期效果。

追溯问题根源，很容易得到结论：只做好其中一小部分优化设计是远远不够的，必须对所有可能的影响因素做全面系统的掌控。所以，信号完整性设计必须系统化。

我们所提的系统化信号完整性设计方法，是从全局上把握整个设计，所做的远远不只有仿真。《信号完整性设计中的5类典型问题》一文中，对几类问题做过简单的阐述，感兴趣的可参考阅读。在系统化信号完整性设计方法的框架下，需要仿真的我们都会有详细的仿真评估，无法仿真的或很难仿真的会有全面的设计控制和风险监控手段。从全局视角设计层叠结构并针对性的优化，设计过程中PCB上每一个细节都会置于有效控制下。全面掌控可能的影响因素，提前预判潜在风险，仿真及设计控制等多种手段并用。

总之，系统化信号完整性设计方法，是设计PCB而不是简单仿真PCB。

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