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library ieee ; use ieee.std_logic_1164.all ; use ieee.std_logic_arith.all ; use ieee.std_logic_unsigned.all ; entity water_led is port( clk : in std_logic ; leda : out std_logic_vector(3 downto 0) ); end water_led ; architecture behavior of water_led is signal cnt : integer range 0 to 40000000 ; signal buf : std_logic_vector(3 downto 0) ; signal rst : std_logic ; signal cnta : integer range 0 to 200 ; begin process(clk) begin if rising_edge(clk) then if rst = '0' then buf <= "1000" ; else if cnt < 20000000 then cnt <= cnt + 1 ; else cnt <= 0 ; buf(3) <= buf(0) ; buf(2 downto 0) <= buf(3 downto 1) ; end if ; end if ; end if ; end process ; process(clk) begin if rising_edge(clk) then if cnta < 200 then cnta <= cnta + 1 ; rst <= '0' ; else rst <= '1' ; end if ; end if ; end process ; leda <= buf ; end behavior ; |
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期待 大作
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